Анализ помехоустойчивости цифровых схем с учетом логических ограничений



Скачать 170.22 Kb.
Дата19.01.2013
Размер170.22 Kb.
ТипДокументы
АНАЛИЗ ПОМЕХОУСТОЙЧИВОСТИ ЦИФРОВЫХ СХЕМ С

УЧЕТОМ ЛОГИЧЕСКИХ ОГРАНИЧЕНИЙ

С.В. Гаврилов, А.Л. Глебов

Институт проблем проектирвоания в микроэлектронике РАН, gavrilov@ippm.ru

1. Введение

Наиболее распространенной причиной помех в цифровых схемах является значительная емкостная связь между проводниками. Эта связь становится особенно критической с переходом минимальных размеров элементов в глубоко субмикронную область, где используются технологии с высокими и узкими проводниками, близко расположенными в одном слое металлизации. Для современных технологий до 60-80% полной емкости межсоединений составляет емкость межпроводниковых связей. Это приводит к резкому возрастанию помех (паразитных сигналов), индуцируемых в проводниках другими (соседними) проводниками. Эта тенденция приводит к возрастающей потребности в алгоритмах и программах анализа помех в цифровых СБИС [1], [2], [11], [13].

При анализе помех узел, в котором рассматривается помеха, обычно называют узлом-жертвой, тогда как соседние узлы, индуцирующие помеху, называют узлами-агрессорами. Жертва и группа агрессоров вместе образуют кластер. Рассматриваемые помехи могут быть разделены на две категории. Если узел-жертва не переключается во время помехи, то индуцируемый агрессорами импульс может распространиться к входам элементов памяти и изменить состояние схемы. Помеха такого типа называется функциональной помехой, поскольку она способна нарушить правильное логическое функционирование схемы. С другой стороны, если узел-жертва переключается во время помехи, задержка его переключения изменяется. Помеха такого типа называется помехой задержки, она может приводить к нарушению требуемого быстродействия. В данной работе помеха задержки не рассматривается, хотя предлагаемых подход может быть использован и для анализа такого типа помех.

Наиболее простой вид анализа помех исходит из предположения о том, что все агрессоры могут переключаться одновременно и в одном направлении [1], [11], [13]. Однако получаемая при этом оценка максимальной помехи обычно является чрезмерно пессимистической. Она может быть уточнена различными способами. Используемые на практике подходы к анализу помех обычно также учитывают временные корреляции в схеме, находя ситуации, в которых агрессоры не могут переключаться одновременно. Для этого так называемые окна переключения распространяются по схеме с использованием статического временного анализа [1], [2], [11]. Более сложные методы учитывают логику работы схемы [2], [3], [12].

В последние годы [14], [15] был разработан ряд эффективных методов уточнения оценки максимальной помехи, основанных на использовании логических импликаций (о различных аспектах использования импликаций см. также [4-9]).
Строго говоря, импликации с нулевой задержкой дают точные результаты только для схем без глитчей (паразитных переключений), получаемых, например, с помощью специальной техники выбора оптимальных размеров транзисторов [10]. Существует, однако, обобщение таких импликаций, учитывающее ненулевые задержки [16], [17].

Ранее разработанные методы анализа помехоустойчивости, основанные на логических импликациях, были эффективными применительно к комбинационным цифровым схемам, состоящим из относительно небольших DCCC (DC connected component, или подсхема связанная по постоянному току). Однако при применении этих методов к реальным промышленным схемам возникал ряд проблем:

  • Проблема упорядочения вентилей для схем с цепями обратной связи, некомбинационной логикой, двунаправленными входами/выходами.

  • Проблема экстракции логики для DCCC со многими выходами и DCCC большого размера.

  • Огромное количество ПЛИ (простых логических импликаций), особенно в присутствии резистивных деревьев (сеток) и деревьев инверторов/буферов.

  • Трудности, связанные с учетом импликаций, более сложных чем ПЛИ (3- ЛИ, 4-ЛИ, ..., N-ЛИ), в графе ограничений.

Для разрешения вышеперечисленных проблем был разработан новый алгоритм анализа помехоустойчивости. Основными целями разработки нового метода являются:

  • Увеличение эффективности на основе использования более общих моделей данных и математических методов.

  • Работа непосредственно со схемой на транзисторном уровне, без предварительной экстракции логики.

  • Достижение эффективности метода применительно к промышленным схемам большого размера.

2. Метод резолюций

Метод резолюций ранее использовался в теории автоматического доказательства теорем (J.A.Robinson, J.Hembrand, C.L.Chang, R.C.T.Lee, С.Ю.Маслов). Здесь мы даем изложение этого метода применительно к системе булевых соотношений, поскольку цифровая схема является реализацией такой системы.

Метод резолюций (МР) - это метод вывода новых булевых соотношений из заданного множества булевых соотношений. Пусть задана пара (V,R), где V={a,b,...} - множество булевых переменных, а R - множество булевых соотношений типа A=B, A,B - выражения на V. В классической версии МР множество R преобразуется в одно соотношение f=1, где f представляет собой КНФ (конъюнктивную нормальную форму, т.е. произведение сумм литералов, где литерал - это либо переменная либо ее отрицание). f называется характеристической функцией системы булевых соотношений. Например, если мы имеем 2-входовый вентиль AND со входами a,b и выходом x, то его логическая функция описывается булевым соотношением . Это соотношение может быть преобразовано в

(1)

где характеристическая функция вентиля AND находится в левой части уравнения.

Для получения новых булевых соотношений используется следующее правило резолюции:

(2)

где B,C - суммы литералов.

Вместо этой классической версии МР мы используем модифицированную версию, в которой множество R преобразуется в одно соотношение g=0, где g - это ДНФ (дизъюнктивная нормальная форма, т.е. сумма произведений литералов). Например, для вышеупомянутого вентиля AND мы имеем:

(3)

Этот модифицированный метод более непосредственно связан с системой логических импликаций, используемой в анализе помехоустойчивости. Нетрудно увидеть, что каждый член T в (3) - это ничто иное, как ограничение T=0, которое накладывает запрет на некоторую комбинацию переменных. Например, член накладывает запрет на комбинацию (x=1,a=0). Этот запрет эквивалентен паре ПЛИ, связанных между собой контра-позитивным законом: . Аналогично, член эквивалентен следующей 3-ЛИ: . Таким образом, в данной версии метода каждый член (ограничение) непосредственно показывает запрещенную комбинацию переменных.

Для вывода новых ограничений мы используем следующее правило резолюции:

(4)

где B,C - произведения литералов.

В целях сокращения обозначений мы будем опускать “=0”. Таким образом, система ограничений для вентиля AND будет записываться как , а правило резолюции (4) будет записываться как .

Отметим, что все операции ранее разработанных алгоритмов генерации ПЛИ являются частными случаями операции (4): транзитивный закон, правило объединения, правило пересечения (как для прямого, так и для бокового распространения ПЛИ). Более того, правило (4) дает возможность выводить также более сложные импликации: 3-ЛИ, 4-ЛИ, ..., N-ЛИ.

Рассмотрим следующий простой пример. Пусть имеется простая схема, состоящая из двух вентилей: . Изначально мы имеем для этой схемы следующие ограничения:

(5)

Нетрудно увидеть, что не существует резолюций, выводящих новые ПЛИ (т.е. ограничения с двумя литералами). Однако можно выполнить следующие резолюции, выводящие новые ограничения (3-ЛИ):

6)

Отметим, что после этого мы можем выполнить резолюцию . Получившееся при этом ограничение покрывается ограничением (1), т.е. оно следует из (1). Поэтому оно является избыточным. Причиной этого является то, что мы исключили переменную x при выполнении резолюции (7), а затем снова включили эту переменную при выполнении последней резолюции.

3. Редукция схемы, основанная на резолюциях

В ранее разработанных алгоритмах анализа помехоустойчивости на первом этапе производилась генерация системы ПЛИ. Перед этим для каждого выхода DCCC выполнялась экстракция логической функции из исходной транзисторной схемы. Это простая операция для DCCC небольшого размера, например для стандартного КМОП вентиля. Однако, как было отмечено выше, для некоторых DCCC, например для DCCC очень большого размера, это является трудной задачей. Поэтому в рамках разрабатываемого здесь метода мы формируем исходное множество ограничений непосредственно для схемы транзисторного уровня описания. После того, как такое формирование выполнено, описанием схемы для нас является множество узлов (булевых переменных) и множество ограничений (элементарных булевых соотношений). Далее мы производим редукцию схемы, используя в качестве инструмента резолюции. Вначале считывается задание на анализ помех, и помечаются узлы, входящие в хотя бы один кластер. На этапе редукции схемы некоторые из непомеченных узлов могут быть исключены.

Исходное множество ограничений формируется следующим путем:

  • Для каждого МОП-транзистора n-типа (s - исток, g - затвор, d - сток) добавляются два ограничения: .

  • Для каждого МОП-транзистора p-типа добавляются два ограничения: .

  • Если один из выводов транзистора присоединен к питанию (Vdd) или земле (Gnd), то ограничения, соответствующие этому транзистору, упрощаются. Например, если исток транзистора p-типа присоединен к Vdd, то добавляется одно ограничение: . Аналогично, если исток транзистора n-типа присоединен к Gnd, то добавляется одно ограничение: .

После того, как исходное множество ограничений сформировано, производится последовательная обработка всех непомеченных узлов. Предположим, что для узла N множество ограничений содержит n1 ограничений с литералом N и n0 ограничений с литералом . Если мы выполним все возможные резолюции с исключением N, то вместо n0+n1 старых ограничений будем иметь n0n1 новых ограничений. Но в действительности это число может быть меньше, поскольку возможны следующие случаи:


  • Новое ограничение содержит комбинацию (тавтология), такое ограничение не добавляется.

  • Новое ограничение либо уже содержится в множестве ограничений, либо покрывается одним или несколькими из существующих ограничений.

  • Новое ограничение может быть “склеено” с некоторым уже существующим ограничением.


Склеивание - это резолюция, выводящая ограничение, которое покрывает каждое из склеиваемых ограничений. Например, следующая резолюция является склеиванием: .

Если количество новых ограничений меньше или равно количества старых ограничений, то новые ограничения добавляются вместо старых. При этом узел N исключается из схемы (так как соответствующая переменная больше не входит ни в одно ограничение).

Для некоторых DCCC или групп DCCC редукция эквивалентна экстракции логики. Приведем следующие примеры:


  • Для инвертора с входом a и выходом x в исходном множестве ограничений уже содержится описание его логики: .

  • Для 2-входового вентиля NAND с входами a,b, выходом x и внутренним узлом y, вместо пяти исходных ограничений в результате редукции получаем три новых ограничения. При этом внутренний узел y оказывается исключенным.

  • Непомеченные внутренние узлы резистивной цепочки (дерева, сети) исключаются (для резистора с выводами a,b исходное множество ограничений содержит следующую пару ограниченийi:.

  • Непомеченные внутренние узлы цепочки (дерева) инверторов/буферов исключаются.


Однако некоторые части схемы могут остаться на транзисторном уровне (напомним, что теперь транзистор - это три вывода и два ограничения, либо одно ограничение, либо ни одного ограничения - в зависимости от соединений его выводов).

4. Модифицированная генерация ПЛИ

После завершения редукции схемы производится генерация системы ПЛИ (напомним, что ПЛИ - это ограничение, состоящее из двух литералов). Процесс генерации ПЛИ аналогичен генерации ПЛИ в ранее разработанных алгоритмах анализа помехоустойчивости, т.е. состоит из прямых и обратных проходов распространения ПЛИ. Однако имеются некоторые отличия:

  • При распространении ПЛИ транзитивный закон и правило объединения не используются. Причиной является то, что остальная чась алгоритма анализа помех не нуждается в ПЛИ, которые можно получить применением транзитивного закона к существующим ПЛИ.

  • В более ранних версиях алгоритма генерации ПЛИ мы распространяли ПЛИ через логические вентили. В данном случае схема не содержит вентилей в явном виде, поэтому здесь мы распространяем ПЛИ через сложные ограничения (т.е. ограничения, состоящие из 3 или более литералов).

  • При распространении ПЛИ через сложное ограничение l1...ln, мы используем следующее правило пересечения: если существуют ПЛИ l0l1,...,l0ln-1, то, последовательно выполняя резолюцию каждой из этих ПЛИ со сложным ограничением, мы выводим новую ПЛИ l0ln.

  • Если эта новая ПЛИ не существует в множестве ограничений и не может быть получена из существующих ПЛИ с помощью транзитивного закона, то новая ПЛИ добавляется к существующим ПЛИ.

  • Если некоторые из существующих ограничений покрываются новой ПЛИ (т.е. следуют из нее), то эти ограничения исключаются из множества ограничений.

5. Формирование характеристической ROBDD и анализ помех

После того, как выполнена генерация ПЛИ, анализ помех производится отдельно для каждого кластера и соответствующего типа помехи. В ранее разработанных алгоритмах анализа помех [14], [15] для этой цели, на основе сгенерированных ПЛИ, формировался граф ограничений и решалась задача нахождения НММВ (независипого множества максимального веса). В разрабатываемом здесь методе множество ограничений содержит не только ПЛИ, но также и более сложные ограничения (N-ЛИ). Становится неясным, как учитывать эти сложные ограничения при формировании графа ограничений. Поэтому в данном случае для анализа помех мы используем другой объект - характеристическую ROBDD кластера.

Предположим, что кластер содержит узел-жертву v и узлы-агрессоры a1,...,an. Характеристическая функция кластера f(v,a1,...,an) - это функция, которая равна 1 для совместимых комбинаций своих аргументов (комбинаций, удовлетворяющих всем ограничениям), и равна 0 во всех остальных случаях. Для формирования характеристической ROBDD, т.е. ROBDD для характеристической функции кластера, мы используем следующую процедуру рекурсивного обучения (recursive learning).

Вначале мы создаем корневую вершину, соответствующую v, и полагаем v=0. Далее мы выводим все возможные заключения из этого предположения. Например, если существует ПЛИ , то мы заключаем, что b=1. Если существует ограничение , то мы получаем редуцированное ограничение cd, и т.д.. После того, как все заключения в схеме сделаны, мы создаем 0-потомка корневой вершины, т.е. вершину, соответствующую a1. Затем мы полагаем a1=0 и опять выводим все заключения в схеме. Если мы сталкиваемся с конфликтом (т.е. для некоторого узла p мы получаем взаимоисключающие назначения p=0, p=1), то комбинация (v=0,a1=0) запрещена имеющимся множеством ограничений, и 0-потомком текущей a1- вершины является терминальная 0-вершина. В этом случае мы исследуем следующее назначение a1=1, в противном случае мы создаем 0-потомка a1- вершины, соответствующего a2, и т.д.. Таким образом, мы рекурсивно строим BDD, и в результате последующей редукции получаем характеристическую ROBDD.

После того, как характеристическая ROBDD кластера сформирована, мы вычисляем максимальную помеху заданного типа, наведенную в жертве. Иначе говоря, мы ищем множество агрессоров, обладающее максимальным весом, для которого одновременное переключение данного типа разрешено данным состоянием жертвы. С точки зрения характеристической ROBDD, мы ищем множество агрессоров {a[i1],...,a[im]}, m<=n, обладающее максимальным весом, для которого существуют два пути в ROBDD , оба ведущие к терминальной 1-вершине, которые соответствуют векторам с (v=V,a[i1]=0,...,a[im]=0) и (v=V,a[i1]=1,...,a[im]=1). (V - значение жертвы, соответствующее заданному типу помехи.) Для кластеров разумного размера эта задача эффективно решается полным перебором комбинаций агрессоров.

Таким образом, метод анализа помех, основанный на методе резолюций, состоит из следующих шагов:

A. Прочитать описание схемы на транзисторном уровне.

B. Прочитать задание на анализ помех (последовательность кластеров, для каждого кластера: тип помехи, веса агрессоров, значение максимальной допустимой помехи).

C. Сформировать исходное множество ограничений.

D. Произвести редукцию схемы, основанную на резолюциях.

E. Произвести генерацию ПЛИ.

F. Для каждого кластера повторить пп. G-H.

G. Сформировать характеристическую ROBDD.

H. Выполнить анализ помех (путем нахождения множества агрессоров с максимальным весом, для которых допустимо одновременное переключение одного и того же типа).

На Рис.1 показан пример простой схемы с набором ограничений, необходимым для анализа помехи типа LowR в узле v, индуцируемой остальными пятью узлами схемы (LowR - помеха при которой узел-жертва находится в логическом 0, в то время как узлы агрессоры переключаются из 0 в 1).



Рис. 1. Пример простой схемы и набора логических ограничений
На Рис.2 показана соответствующая характеристическая ROBDD (точнее, ее часть, необходимая для анализа помехи типа LowR в узле v).




Рис. 2. Часть характеристической ROBDD для схемы, данной на Рис. 1
На Рис.2 величина помехи, индуцируемой каждым из агрессоров, показана рядом с соответствующей вершиной ROBDD. Множество агрессоров с максимальным весом, совместимое с имеющимися ограничениями - это (a1,a3), что соответствует помехе величиной 0.16.

6. Результаты численных экспериментов

В данном разделе приведены результаты численных экспериментов по анализу помех с использованием предлагаемого метода резолюций. Таблица 1 демонстрирует эффективность нового метода по сравнению с ранее разработанным методом на основе ПЛИ для набора тестовых схем из семейства ISCAS-85. В столбцах 2-5 показано количество найденных логических ограничений соотвествственно длиной в 2,3,4 и 5 литералов. Ограничение длиной в 2 литерала представляет собой пару ПЛИ, связанных контрапозитивным законом. Последний столбец показывает оцкенку эффективности найденного количества ограничений, расчитанную по формуле:

(7)

Таблица 1

Эффективность МР-подхода в сравнении с ПЛИ-подходом

схема

N2

#2-LI

N3

#3-LI

N4

#4-LI

N5

#5-LI

Оценка

эффективности

c1355

873

72

49

3

921.625

c17

13

42

12

0

37.000

c1908

1151

42

70

15

1191.375

c3540

1548

174

61

20

1652.750

c499

669

49

63

35

713.625

c7552

589

106

30

5

650.125

c6288

587

715

434

213

1095.625


Таблица 2

Результаты численных экспериментов для схем ISCAS85

схема

кластеры

ФП

ФП после МР

%

уменьшения

Уменьшение средней помехи

c1355

107

214

160

25.234

35.891

c17

9

18

8

55.556

68.433

c1908

112

224

178

20.536

30.359

c3540

119

238

173

27.311

42.322

c499

100

200

154

23.000

32.389

c7552

118

236

209

11.441

20.279

c6288

118

236

192

18.644

34.461

Таблица 3

Результаты численных экспериментов для промышленных схем

схема

кластеры

ФП

ФП после МР

%

уменьшения

схема_1

59

18

5

72.22

схема_2

401

320

174

45.63

схема_3

384

72

56

22.2

схема_4

975

794

461

41.94

схема_5

113

108

91

15.74

схема_6

2005

2005

1104

44.94

В таблицах 2-3 даны результаты оценки количества помех соответственно для набора тестовых схем из семейства ISCAS-85 и для набора из шести промышленных схем. В колонках 2-4 показаны соответственно количество кластеров, количество фатальных помех (ФП) до и после логического анализа на основе МР. Показанный в таблицах большой процент уменьшения количества ФП и уменьшения величины средней помехи (в первой таблице) свидетельствуют о высокой эффективности предложенного метода.
7. Заключение

В настоящей работе предложен новый подход к анализу помех в цифровых схемах. Предлагается использовать метод резолюций для исключения части агрессоров, которые не могут переключаться одновременно вследствие логических ограничений. Показано, что исходный набор ограничений может быть сформирован на транзисторном уровне описания схемы. Показано также, что использование резолюций является значительно более мощным инструментом, чем применявшиеся ранее экстракция логических функций вентилей и генерация простых логических импликаций. Изложен алгоритм формирования характеристической ROBDD для кластера узлов схемы и нахождения максимально возможной помехи, индуцируемой в узле-жертве. Результаты тестирования предложенного метода свидетельствуют о его высокой эффективности по сравнению с методом, основанным на использовании только простых логических импликаций.

ЛИТЕРАТУРА

  1. R. Levy, D. Blaauw, G. Braca, et.al. ClariNet: A noise analysis tool for deep sub­micron design // DAC-2000. - Р. 233-238.

  2. P. Chen, K. Keutzer Towards True Crosstalk Noise Analysis // ICCAD-99. - Р. 132-137.

  3. D.A. Kirkpatrick, A.L. Sangiovanni-Vincentelli Digital Sensitivity: Predicting Signal Interaction using Functional Analysis // ICCAD-96. - Р. 536-541.

  4. F.M. Brown “Boolean reasoning”, Kluwer Academic Publishers, 1990.

  5. G.Hachtel, R.Jacoby, P.Moceyunas, C.Morrison Performance Enhancements in BOLD using Implications // ICCAD-88. - Р. 94-97.

  6. W. Kunz, P.R. Menon Multi-Level Logic Optimization by Implication Analysis // ICCAD-94. - Р. 6-13.

  7. R.I. Bahar, M. Burns, G.D. Hachtel, et.al. Symbolic Computation of Logic Impli­cations for Technology-Dependent Low-Power Synthesis // ISPLED-96.

  8. W. Long, Y.L. Wu, J. Bian IBAW: An Implication-Tree Based Alternative-Wir­ing Logic Transformation Algorithm // ASPDAC-2000. - Р. 415-422.

  9. S. Bobba, I.N. Hajj Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des. - 1998.

  10. A. Wroblewski, C.V. Schimpfle, J.A. Nossek Automated Transistor Sizing Al­gorithm for Minimizing Spurious Switching Activities in CMOS Circuits // ISCAS- 2000. - Р. 291-294.

  11. K.L. Shepard Design methodologies for noise in digital integrated circuits // Proc., DAC, 1998. - Р. 94-99.

  12. A. Rubio, N. Itazaki, X. Xu and K. Kinoshita An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits // IEEE Trans. on CAD, 1997. - V. 13. - № 3.

  13. K.L. Shepard Design methodologies for noise in digital integrated circuits // DAC-98. - Р. 94-99.

  14. A. Glebov, S. Gavrilov, D. Blaauw, S. Sirichotiyakul, C. Oh, V. Zolotov False- Noise Analysis using Logic Implications // ICCAD-2001. - Р. 515-520.

  15. С.В. Гаврилов, А.Л. Глебов, А.Л. Стемпковский Анализ помехоустойчи- вости цифровых схем на основе логических импликаций // Известия ВУЗов, Электроника. - 2002. - № 5. - С. 60-67.

  16. A.Glebov, S.Gavrilov, D.Blaauw, V.Zolotov. “False-noise analysis using logic implications”, ACM Trans. on Design Automation of Electronic Systems (TO­DAES), 2002. - V. 7, ¹3. - P. 474-498.

  17. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования / под ред. А.Л.Стемпковского. - М.:Наука, 2003.






Похожие:

Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconИсследование логических схем и логических микросхем серии 74хх в программе Electronics Workbench
Цель работы: исследование основных типов логических элементов; изучение генератора слов в пошаговом режиме; реализация и анализ логических...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconЛабораторная работа ¹ 1 синтез и анализ работы простейших логических и триггерных схем на основе микросхем малой степени интеграции
Целью работы является ознакомление с функциями микросхем ма­лой степени интеграции, а именно логических элементов "или-не" и "и-не",...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconЛабораторная работа №1 «Анализ и синтез комбинационных схем с одним выходом»
Цель работы изучение принципов построения комбинационных (логических) схем путем осуществления следующих действий
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconЛабораторная работа: «Разработка тестопригодных цифровых логических схем»
В данной лабораторной работе мы должны были разработать тестопригодную цифровую логическую схему алу и его принципиальная схема приведена...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconПорядок проектирования комбинационных схем
И-не" либо "ИЛи-не". Рассмотрим этапы проектирования комбинационных логических схем на одноэлементном базисе "и-не" без использования...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconЛабораторная работа №3 по дисциплине «Вычислительные машины, системы и сети» на тему «Разработка тестопригодных цифровых логических схем»
В данной лабораторной работе мы должны были разработать тестопригодную цифровую логическую схему сумматора и его принципиальная схема...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconИсследование логических схем с использованием программного комплекса Multisim
Исследование логических схем с использованием программного комплекса Multisim: лабораторный практикум / Э. А. Бесперстов; Балт гос...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconУчебное пособие по курсу «Электронно-вычислительная техника»
Даны основные понятия о логических функциях и логических элементах, их схемотехнической реализации, о комбинационных устройствах,...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений icon6. Основные задачи, решаемые с помощью логического моделирования. Процесс лог. Мод
Заключается в построении логической модели и ее последующего анализа выходных воздействий при подаче входных сигналов. При рассмотрении...
Анализ помехоустойчивости цифровых схем с учетом логических ограничений iconОсобенности построения логических схем в инвертирующих базисах
Другими словами, самое минимизированное булево выражение не всегда дает схему, минимальную по количеству инвертирующих логических...
Разместите кнопку на своём сайте:
ru.convdocs.org


База данных защищена авторским правом ©ru.convdocs.org 2016
обратиться к администрации
ru.convdocs.org