8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер



Скачать 124.32 Kb.
Дата18.04.2013
Размер124.32 Kb.
ТипДокументы
8. Т-триггер, JK-триггер, D-триггер по схеме MS с инвертором. Управление триггером по перепаду входного сигнала
T – триггер.

Триггером Т-типа (счетным триггером) называется логическое устройство с двумя устойчивыми состояниями и одним входом Т, изменяющее свое состояние на противоположное всякий раз, когда на Т вход поступает управляющий (счетный) сигнал. Таблица переходов счетного триггера показана на рис. 15.20.

В соответствии с таблицей переходов логическое управление Т – триггера можно записать следующим образом:

(15.10)

Уравнение (15.10) показывает, что Т-триггер выполняет операцию сложения по модулю 2 относительно переменных Tn и Qn, откуда и следует название триггера.

Для переключения триггера в противоположное состояние необходимо на схему управления триггера подать информацию о текущем состоянии триггера. Для выполнения данной операции схему синхронного RS- триггера дополняют цепями обратной связи, причем выход соединяют со входом S, а вход Q – со входом R (рис. 15.21). Аналогично можно построить Т – триггер на основе D- триггера, если выход соединить со входом D.

Однако, наличие гонок делает схему, представленную на рис. 15.21 неработоспособной, если длительность сигнала на входе Т превышает время задержки переключения триггера .

Рассмотрим процесс возникновения гонок в схеме Т – триггера, показанной на рис.15.21. Пусть, триггер находится в нулевом состоянии, Q= «0», = «1», и сигнал на ходе Т равен нулю (Т= «0»). На выходе элементов DD1 , DD2 получим код DD1 = «1» , DD2= «1» независимо от состояния выходов Q и . На БЯ, собранную на элементах DD3 , DD4 , подан код DD1 = «1», DD2= «1». БЯ находится в режиме хранения. Состояния выходов Q и gif" name="object10" align=absmiddle width=21 height=18> не меняются пока Т= «0». Пусть сигнал на входе Т изменился и стал равным единице (Т= «1»). Пусть длительность этого сигнала превышает время задержки переключения . После того, как сигнал на входе Т стал равным единице, спустя время , состояние выходов триггера Q и изменится на противоположное и вновь будет подано на входы элементовDD1 и DD2. Так как сигнал Т все еще равен единице, то изменение состояния выходов Q и вызовет повторное переключение триггера и т.д. Окончательное состояние триггера будет случайным и зависеть от соотношения времени установления триггера и длительности сигнала на входе Т. Рассмотренный вид гонок называется «проскоками». Для устранения проскоков необходимо обеспечить постоянство сигналов на входах схемы управления, пока сигнал на входе Т равен единице (Т= «1»). Есть несколько способов решения проблемы проскоков. Один из этих способов состоит в установке задержки в цепи обратной связи (рис.15.22). Длительность задержки должна превышать длительность сигнала Т= «1» на входе Т.
Т – триггер с внутренней задержкой.

Широкое распространение получила схема Т – триггера с внутренней задержкой, построенная на основе RS – триггера на элементах И-ИЛИ-НЕ (рис.15.23). Подадим на вход R этой схемы сигнал, на вход S – сигнал Q. Для удобства описания работы схемы покажем элементы «И» и «ИЛИ-НЕ» раздельно и перечертим схему RS – триггера в виде, показанном на рис.15.24. На этой схеме бывшие входы S и R обозначены как (S) и (R).

Рассмотрим работу этой схемы. При подаче на вход С логического нуля (С= «0») на выходах элементов DD11 и DD22 также присутствуют логические нули (DD11 = «0», DD22= «0»). Элементы «И» DD11 и DD22 в этом режиме не определяют состояния выходов триггера Q и . БЯ образуется на элементах DD12 , DD13 ,DD21 , DD23 с управлением по асинхронным входам , . Поскольку выход Q соединен со входом (S), а выход - со входом (R), то при подаче на вход С логической единицы (С= «1») через элементы DD11 и DD22 прежнее состояние БЯ подтверждается. Иначе говоря, до тех пор, пока сигнал на входе С равен логической единице, выходы Q и сохраняют свое состояние. Состояние входов , в этом режиме не влияет на состояние БЯ. Пусть, например, Q= «0», = «1», С= «1». Тогда в соответствии со схемой рис. 15.24 получим, что сигнал на выходе элементов DD21 = «0», DD22 = «0», откуда следует, что сигнал на выходе = «1». Этот сигнал поступает на вход элемента DD11 , что при С= «1», дает на выходе элемента DD11 логическую единицу, и на выходе элемента DD13 подтверждает логический ноль (Q= «0»). Таким образом, БЯ триггера, показанного на рис. 15.24 при С= «1», блокирована. Управление БЯ возможно только при С= «0» и путем подачи соответствующих сигналов на входы , .

Окончательный вариант схемы Т – триггера с внутренней задержкой показан на рис.15.25. В этой схеме по сравнению со схемой RS - триггера рис. 15.24 добавлено два элемента «И-НЕ» DD3 и DD4, выходы которых подключены ко входам , предыдущей схемы. Кроме того, вход «С» обозначается как «Т», прежние , - как (), (). При Т= «0», на выходах элементов DD3 , DD4 получили логические единицы (DD3 = «1», DD4= «1»). На прежние входы (), () поступаю две логические единицы одновременно, поскольку Т= «0», на выходах элементов «И» DD11 и DD22 присутствуют логические нули. БЯ на элементах DD12 , DD13, DD21, DD23 находится в режиме хранения. после подачи на вход Т логической единицы (Т= «1»), как было показано на примере схемы рис. 15.24, БЯ оказывается блокированной. Состояния выходов Q и остаются неизменными в течение всего интервала времени, пока Т= «1». Постоянство значений Q и при Т= «1» является необходимым условием последующего однозначного переключения Т – триггера в необходимом направлении. На выходе элемента DD3 при Т= «1» получаем инверсное значение сигнала , на выходе DD4 - инверсное значение сигнала Q . Этот код подается на пока что блокированные входы (), ()., что и обеспечит в последующем переход БЯ в состояние, противоположное предыдущему. Например, при нулевом состоянии БЯ, когда Q= «0», = «1» и Т= «1» на входе () будем иметь логический ноль (DD3 = ()= «0»), на входе ()- логическую единицу (DD4 = ()= «1»). Пусть, теперь, сигнал на входе Т переходит с логической единицы на ноль. Будучи подключенным ко входам элементов DD11 и DD32 , ноль на входе Т сразу же заблокирует эти элементы. Тем самым разрешается переключение БЯ сигналами, снимаемыми с выходов элементов DD3 и DD4 , уровни сигналов на выходах DD3 и DD4 остаются неизменными в течение времени задержки срабатывания этих элементов. Сохраняющиеся на входах элементов DD3 и DD4 сигналы обеспечивают переключение БЯ в нужном направлении. Через на выходах элементов DD3 и DD4 устанавливается код DD3 = «1», DD4= «1» и БЯ переходит в режим хранения. Для надежного переключения БЯ необходимо поддерживать сигналы на выходах элементов DD3 и DD4 неизменными в течение всего времени переключения БЯ. Поэтому схему триггера с внутренней задержкой необходимо проектировать так, чтобы выполнялось условие: (15.11)

Рассмотренные ранее семы асинхронных и синхронных RS – и D - триггеров переключаются по приходу определенного уровня напряжения на входы схем и называются схемами триггеров, переключаемых уровнем напряжения. Т – триггер с внутренней задержкой переключается по приходу на вход Т перепада с единичного уровня на нулевой. Варианты обозначений Т – триггера, переключаемого перепадом с единицы на ноль, показаны на рис. 15.26, перепадом с нуля на единицу – на рис. 15.27.

В схеме Т - триггера устранены проскоки и обеспечивается однозначное переключение триггера при любой длительности сигнала на входе Т. Существенным достоинством триггера с внутренней задержкой является то, что большую часть времени БЯ блокирована. Воздействие помех на БЯ возможно только в течение времени задержки переключения элементов И-НЕ . Недостаток схемы триггера с внутренней задержкой состоит в необходимости выдерживать соотношение (15.11) между временем задержки срабатывания элементов И-НЕ и ИЛИ-НЕ. Это требование накладывает определенные ограничения на параметры и топологию схемы триггера.

Минимальная длительность сигнала на входе Т определяется требованием установления нового кода на выходах элементов DD3 и DD4 и равна: (15.12).
Время переключения триггера после перехода сигнала на входе Т с единицы на ноль равно:

(15.13).

Время восстановления триггера после перепада на входе Т с единицы на ноль определяется временем установления кода DD3 = «1», DD4= «1» на выходах элементов И-НЕ:

(15.14).

Триггеры JK-типа.


Триггером JK-типа называется триггер, имеющий входы J и K , который при J=K=1 выполняет инверсию предыдущего состояния триггера (т.е. реализуется Т-триггер)., а в остальных случаях JK- триггер работает как RS- триггер, при этом вход J эквивалентен входу S, вход K эквивалентен входу R. Таблица переходов JK- триггера показана на рис. 15.28. Логическое уравнение JK- триггера имеет вид: (15.15).

Схема JK- триггера может быть получена из схемы Т- триггера, если увеличить число входов схемы управления. Схема JK- триггера показана на рис. 15.29. Она получена из схемы Т – триггера с внутренней задержкой путем увеличения числа входов элементов «И-НЕ» DD3 , DD4. Обозначения элементов на схеме JK- триггера (рис. 15.29а) соответствует обозначениям элементов Т – триггера с внутренней задержкой (рис. 15.28), но на рис. 15.29 элементы «И» и «ИЛИ-НЕ» начерчены в виде единичного элемента «И-ИЛИ-НЕ».

JK-триггер называют универсальным триггером. Его достоинство состоит в наличии развитой логике на входе. Однако большое количество внешних выводов ограничивает количество JK- триггеров, входящих в состав одной ИС. Обозначение JK- триггера на функциональных схемах показано на рис. 15.29б


Триггеры, управляемые перепадом

В триггерах, управляемых перепадом, используют одну последовательность тактовых импульсов, но новое состояние триггера устанавливается только после окончания действия тактирующего импульса. В отличие от триггеров с внутренней задержкой в триггерах, управляемых перепадом, для устранения гонок используются дополнительные бистабильные ячейки. Не рассматривая всех вариантов исполнения таких триггеров, остановимся подробнее только на схеме MS с инвертором и схеме трех триггеров. Более подробно варианты схем триггеров представлены в книге …


Триггер, управляемый перепадом, по схеме MS с инвертором.

Схема RS-триггера , управляемого перепадом, по схеме MS с инвертором показана на рис. 15.33. В отличии от двухтактного триггера по схеме MS в данном типе триггера подается одна последовательность тактовых импульсов, причем на триггер S синхронизирующий сигнал поступает через инвертор. Триггер M собран на элементах DD1 DD4 , триггер S – на элементах DD6DD9.

Если на синхронизирующем входе присутствует уровень логического нуля (С= «0»), то запись новой информации в триггер M запрещена. При любом коде на входах R и S на выходах элементов DD1 , DD2 имеем код DD1 = «1», DD2 = «1», и БЯ на элементах DD3 и DD4 находится в режиме хранения. На выходе инвертора DD5 получаем инвертированный сигнал = «1». Этот сигнал подается на синхронизирующие входы триггера S . Информация с выходов триггера M (Q и ) переписывается в триггер S . Оба триггера M и S находится в одинаковом состоянии.

При поступлении тактирующего сигнала на вход С (С= «1») информация с входов R и S записывается в триггер M . Код на выходах Q и соответствует новому состоянию триггера. На выходах инвертора DD5 имеем сигнал = «0», запись в триггер S блокирована. Код на выходах Q и триггера S сохраняется до тех пор, пока сигнал синхронизации С= «1» .

После прихода сигнала синхронизации с уровня, соответствующего логической единице (С= «1»), на уровень логического нуля (С= «0») запись новой информации в триггер M вновь блокируется, и через инвертор DD5 разрешается перезапись информации с триггера M в триггер S. На выходах Q и устанавливается новое состояние, соответствующее коду, который присутствует на входах R и S перед поступлением на вход синхронизации С перепада с единицы на ноль. Обозначение RS – триггера, управляемого перепадом с единицы на ноль, показано на рис. 15.35. Так же, как и при обозначении двухтактного триггера, в обозначении триггера, управляемого перепадом, ставят буквы: «ТТ».

Входы , , показанные на рис. 15.33, служат для асинхронной установки триггера в единичное или нулевое состояние в соответствии с таблицей переходов RS - триггера. Сигналы , подают параллельно на БЯ триггеров M и S , что обеспечивает одновременную асинхронную установку обоих триггеров в соответствующее состояние. При работе триггера по синхронным входам, асинхронные входы должны быть отключены. В схеме, показанной на рис. 15.33, это можно сделать, подав на входы , логические единицы (= «1», = «1»). Обозначение RS – триггера, управляемого перепадом из единицы на ноль и имеющего дополнительные асинхронные входы, показано на рис. 15.36. Подобно триггерам с внутренней задержкой и многотактным триггерам триггеры, управляемые перепадом, используют для борьбы с гонками. Проиллюстрируем это положение на примере работы счетного триггера, управляемого перепадом, выполненного по схеме MS с инвертором. Счетный триггер можно построить на основе RS – триггера, показанного на рис. 15.33, если ввести обратные связи с выходов Q и на входы R и S соответственно. Эти соединения показаны на рис. 15.33 пунктиром. Отметим, что Т- триггер имеет только один вход С сигнала синхронизации RS – триггера. Входы R и S как внешние выводы не могут быть использованы, так как они задействованы под обратные связи. Отключим , входы, для чего подадим нам них логические единицы. Полагая, что входы , отключены, в дальнейшем их рассматривать не будем.

Пусть в исходном состоянии оба триггера M и S записан нуль, так что Q = «0», = «1», Q = «0», = «1». Временные диаграммы работы триггера (рис. 15.33) в счетном режиме показана на рис. 15.37. На вход Т подаем последовательность синхроимпульсов. С выхода элемента DD5 снимаем инверсию этих импульсов. На выходах элементов DD3 (Q ) и DD8 (Q) имеем логические нули, на выходах элементов DD4 () и DD9 () логические единицы. Логический нуль на входе Т установит на выходах логических элементов DD1 , DD2 логические единицы. Поскольку на выходе DD3 логический нуль, с выхода элемента DD6 снимем логическую единицу. На обоих входах элемента DD7 логические единицы, на выходе этого элемента присутствует логический ноль. Этот ноль подтверждает нулевое состояние БЯ на элементах DD8 , DD9 .

В момент времени t1 на входе Т переходит на уровень логической единицы , сигнал на выходе DD5 - на уровень логического нуля. Логический ноль на выходе элемента DD5 обеспечит получение логической единицы на выходах элементов DD6 , DD7 . БЯ на элементах DD8 , DD9 переходит в режим хранения. Состояние ее выходов Q и остается неизменным до тех пор, пока сигнал на входе Т= «1». Постоянство сигнала на выходах Q и обеспечивает устойчивый переход триггера M в единичное состояние. При этом нуль на выходе DD8 сохраняет единицу на выходе DD2 , а две единицы на входах элемента DD1 переводит его выход в состояние нуля.

В момент времени t2 состояние входа Т переходит с уровня логической единицы на уровень логического нуля, на выходе инвертора DD5 - с уровня логического нуля на уровень логической единицы. На выходах элементов DD1 , DD2 код снова равен DD1 = «1», DD2 = «1». БЯ на элементах DD3 и DD4 переходит в режим хранения. Ее состояние остается неизменным до прихода следующего импульса на счетный вход Т . Единичный сигнал на выходе DD5 и единица на выходе элемента DD3 переводит сигнал на выходе элемента DD6 на уровень нуля. Ноль на выходе элемента DD4 удерживает сигнал на выходе элемента DD7 на уровне логической единицы. Уровни сигналов на выходе БЯ DD8 , DD9 принимает значение, соответствующее единичному состоянию триггера. Далее процесс переключения триггера проходит подобным образом.

Из временной диаграммы рис. 15.37 следует, что сигнал на выходе триггера M изменяется по приходу на входе Т с нуля на единицу. Сигнал на выходе триггера S изменяется по окончанию тактового импульса на входе Т единицы на ноль. Постоянство уровней на выходах Q и в течение интервала, пока Т = & обеспечивает однозначность переключения триггера и отсутствие гонок.

Импульсы на выходах всех элементов, кроме инвертора DD5 следует с частотой, в два раза меньшей частоты следования импульсов на входе Т. Сигнал на выходе элемента DD2 имеет импульсы, совпадающего по длительности с импульсом на входе Т. Сигнал на выходе элемента DD2 соответствует переходу счетного триггера из единичного состояния в нулевое, что видно из применения состояния выходов Q (выход DD8) и (выход DD9) триггера. Следовательно, импульсы на выходе элемента DD2 можно рассматривать как инвертированный сигнал переноса при добавлении к единичному состоянию триггера очередного счетного импульса. Аналогично, импульс на выходе элемента DD1 можно считать как инвертированный сигнал заема при вычитании из нулевого состояния триггера очередного счетного импульса, поступившего на вход Т.

Триггер, управляемый переходом, выполненный по схеме MS не требует подбора времени задержки срабатывания отдельных компонентов схемы, как это имеет место в триггере с внутренней задержкой. Однако схема триггера, управляемого переходом по схеме MS с инвертором обладает низкой помехоустойчивостью. Низкая устойчивость объясняется теми же причинами, что и низкая помехоустойчивость синхронно RS триггера на элементах И – НЕ , когда помеха, поступившая на входы БЯ может применить их состояние и запомнится.

Минимальная длительность сигнала на входе Т определяется требованием надежного установления нового хода на выходах триггера М и ранга.

t4 =2t3сри-не (15.16)

Время установления хода на выходах триггера после прихода перехода с единицы на ноль на вход С равно времени задержки срабатывания инвертора DD5 и время задержки срабатывания
триггера S: t3тг=4t3ср и-не (15.17) Максимальная частота переключения триггера по схеме MS с инвертором (рис. 15.33):

(15.17)

Похожие:

8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер icon7. Асинхронный и синхронный rs-триггер. D-триггер с управлением по уровню. Асинхронный rs – триггер
«0», R= «1» нулевое, в случае S= «0», R= «0» триггер находится в режиме хранения, а код S= «1», R= «1» устанавливает триггер в неопределенное...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconЭлемент памяти триггер. Сумматор
К триггерам относятся устройства, имеющие два устойчивых состояния. Простейший триггер — rs-триггер, образован из двух элементов...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconD-триггер (от английского delay) называют информационным триггером, также триггером задержки. D триггер бывает только синхронным
Он может управляться (переключаться) как уровнем тактирующего импульса, так и его фронтом. Для триггера типа D, состояние в интервале...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconОсновные электронные схемы компьютера
Триггер — это электронная схема, широко применяемая в регистрах компьютера для надёжного запоминания одного разряда двоичного кода....
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconЛабораторная работа №2 Триггеры Принял: Москва 2008
Исследовать асинхронный rs-триггер с инверсными входами. Составить таблицу истинности и временную диаграмму
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconЛабораторная работа №3 По предмету: sgbd. «Триггеры. Восстановление баз данных.»
Триггер — это хранимая процедура, которая не вызывается непосредственно, а исполняется при наступлении определенного события
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconЛекция 05. «Железная»
Логика и «железо», бит и триггер, Паскаль: арифмометр и десятичная системы счисления, Лейбниц, Бэббидж и разностная машина, Эйкен...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconЛекция 06. «Железная»
Мочли и Экерт и эниак, фон Нейман и архитектура компьютера, Лаплас, Буль и двоичная логика, Цузе и Z3, Шеннон и релейная логика,...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер iconКлассификация
Последовательностными называют[1] такие логические устройства, выходные сигналы которых определяются не только сигналами на входах,...
8. т-триггер, jk-триггер, d-триггер по схеме ms с инвертором. Управление триггером по перепаду входного сигнала t – триггер icon4 Триггеры 2 Общие положения
Если в некоторый момент времени tn на триггер, находящийся в состоянии, поступают информационные сигналы, то это приводит к переходу...
Разместите кнопку на своём сайте:
ru.convdocs.org


База данных защищена авторским правом ©ru.convdocs.org 2016
обратиться к администрации
ru.convdocs.org