Курсовая работа «Проектирование вычислительной системы»



Дата26.07.2014
Размер320 Kb.
ТипКурсовая
Федеральное агентство по образованию

Государственное образовательное учреждение

Высшего профессионального образования

Тульский государственный университет

Кафедра электронных вычислительных машин

«Организация ЭВМ»

Контрольно курсовая работа

«Проектирование вычислительной системы»




Выполнил:

ст.гр. 250251 Никифоров А.В.







Проверил:

Лебеденко Ю.И.

Тула 2009

Содержание

Введение 4

Задание на проектирование 5

Состав МП комплекта (МПК) К1810 6

Структура разрабатываемой вычислительной системы. 28

Структура работы алгоритма схемы УВ. 29

Расчет времени выполнения программы 32

Определение параметров подсистемы памяти. 37

Заключение 41

Список литературы 42

Приложение № 1. Листинг программы 43




Введение


Данная контрольно-курсовая работа выполняется с целью закрепления знаний по курсу «Организация ЭВМ и систем» и получения практических навыков самостоятельного проектирования элементарных вычислительных систем.

Задачами курсовой работы являются:

Получения практических навыков самостоятельного проектирования элементарных вычислительных систем;

Практическое овладение методикой проектирования вычислительной системы на основе современной элементной базы, технических средств вычислительной техники, на основе теории организации ЭВМ и систем;

Оценка параметров разрабатываемой системы и применения мер по повышению ее качества.

Задание на проектирование


В данной контрольно-курсовой работе разрабатывается вычислительная система, предназначенная для реализации заданного алгоритма обработки входных цифровых данных построенная на базе процессора x86 (К1810) в минимальном режиме. Исходными данными данной работы являются следующие выражения:

Элементная база блока цифровой обработки:

Система на базе процессора x86 (К1810) в минимальном режиме;

Вид функции, выполняемой блоком цифровой обработки:

Квадратный корень суммы квадратов N последовательно принятых значений, где N =2:

Тип синхронизации при обмене данными:

С синхронизацией от таймера (по расчётному времени выполнения программы)

Тип стандартного интерфейса для связи УВ и ПЭВМ:

Параллельный порт.


Состав МП комплекта (МПК) К1810


МПК серии К1810 является дальнейшим архитектурно и программно совместимым с К580 развитием МПК БИС серии К580; имеет следующие отличия:

- расширена разрядность шины данных до 16;

- расширена разрядность шины адреса до 20 и таким образом обеспечена возможность адресации памяти до 1 Мбайта;

- имеется возможность конвейерного выполнения некоторых операций, а также уменьшена задержка в логических элементах, за счет чего увеличена тактовая частота до 5-8 МГц;

- расширен набор команд; имеются аппаратные и программные средства работы в мультипрограммном режиме.

Все микросхемы, входящие в состав МПК К1810, можно разделить на три группы:

- процессорные БИС, производящие обработку данных и выполнение программы;

- непрограммируемые вспомогательные ИС, обеспечивающие формирование и преобразование сигналов;

- программируемые интерфейсные ИС.

МП К1810 ВМ86 представляет собой однокристальный 16-разрядный МП, синхронизируется однофазными импульсами с частотой 5 MГц от внешнего тактового генератора. Основные операции обработки данных (сложение, вычитание, логические операции) типа регистр-регистр выполняются за три такта машинного времени. MП содержит 14 16-разрядных регистров. Магистраль адреса имеет 20 линий и позволяет адресовать 1 Мбайт памяти. Пространство памяти делится на сегменты по 64 Кбайт, что обеспечивает удобный механизм вычисления физических адресов. Для сокращения необходимого числа выводов БИС младшие 16 адресных линий мультиплексированы с линиями данных. Четыре старших линии адреса мультиплексированы с линиями состояния. Максимальное числе устройств ввода-вывода составляет 65535.

В БИС К1810ВМ86 реализована многоуровневая система прерываний по вектору с числом векторов до 256. Предусмотрена также реализация прямого доступа к памяти, при котором МП прекращает работу и переводит в третье состояние шины адреса, данных и управления. Число способов адресации памяти - 24, число команд - 135.

Состав МПК К1810 приведен в таблице:



Тип БИС

Группа

Назначение

К1810 ВМ86

К1810 ВМ88

К1810 ВМ89

К1810 ВК56



Процессорные БИС

Центральный процессор

Арифметический сопроцессор

Процессор ввода-вывода

Многофункциональный контроллер МП



К1810 ГФ84

К1810 ВТ03



Непрограммируемые

Генератор тактовых сигналов

Контроллер динамического ОЗУ



К1810 ВГ88

К1810 ВБ89

К1810 ВИ54

К1810 ВТ37

К1810 ВН89


Интерфейсные ИС

Контроллер магистрали

Арбитр магистрали

Интервальный таймер

Контроллер ПДП

Программируемый контроллер прерываний


КР580ВВ55А




Пограммируемое устройство ввода/вывода параллельной информации

Микросхема К1810ВБ87 представляет собой однокристальный 80-битовый арифметический сопроцессор (АСП). АСП повышает быстродействие в среднем в 100 раз при выполнении операций с многоразрядными целыми и вещественными числами. Может быть использован только с ЦП, так как в нем отсутствует механизм выборки команд.

Микросхема К1810ВМ89 представляет собой 20 битовый процессор ввода-вывода (ПВВ). ПВВ повышает производительность МПС за счет освобождения ЦП от управления вводом-выводом массивов данных и осуществления высокоскоростных пересылок с прямым доступом к памяти.

КР1810ГФ24 представляет собой генератор тактовых импульсов, который предназначен для управления ЦП и периферийными устройствами.

Контроллер динамической памяти К1810ВТ02 (К18108Т03) используется в качестве устройств управления ОЗУ МПС на базе МПК К580, К1810, К1821. Формирует все необходимые сигналы управления записью, чтением и регенерацией ОЗУ, выполненного на элементах памяти серии К565.

Контроллер магистрали (КМ) К1810ВГ89 используется для формирования управляющих сигналов магистрали. КМ управляет обменом данных между локальной магистралью процессора и системной шиной, а также между локальной и резидентной магистралью или магистралью ввода-вывода, КМ осуществляет управление ШФ, регистрами-фиксаторами адреса, устройствами ввода-вывода и памятью. КМ формирует сигналы управления на основе информации, получаемой при декодировании линий статуса МП.

Арбитр магистрали К1810ВБ89 используется для организации процессорных модулей в многопроцессорной системе. Он решает задачи обеспечения доступа к магистрали связанного с ним процессора в соответствии с его приоритетом и синхронизацию временных диаграмм доступа процессоров к общей магистрали.

Программируемый интервальный таймер К1810ВИ54 предназначен ля генерации сигнала с программируемой частотой программно управляемых временных задержек.

Контроллер прямого доступа к памяти (КПДП) используется в составе МПС на базе МПК К580, К1810, К1821 для реализации прямого доступа к памяти по четырем независимым каналам с положительным или отрицательным приращением адреса со скоростью до 1, 6 Мбайт/с.

Микросхема К1810БН59А - программируемый контроллер прерываний с многоуровневыми приоритетами. Один контроллер обслуживает до восьми запросов, причем при каскадном соединении число запросов может быть увеличено до 64.

Расположение выводов МП приведено на рисунке:



r01

В таблице приведено функциональное назначение сигналов, в минимальном и максимальном режимах работы.


Структурная схема МП:


r02

Обозначение

Назначение

AD15-AD0

Мультиплексная шина адреса/данных

A19/S6-A16/S3

Мультиплексные сигналы адреса/состояния



Разрешение старшего байта/состояние



Чтение. Сигнал, указывающий на выполнение МП цикла чтения

READY

Готовность. Сигнал, подтверждающий, что адресуемое устройство закончило передачу или прием данных

INTR

Запрос прерываний от контроллера прерываний

NMI

Немаскируемое прерывание



Проверка

CLK

Синхронизация

RESET

Сброс. Установка МП в начальное состояние



Минимальный/максимальный режимы



Подтверждение прерывания по входу INTR

ALE

Строб адреса, обозначает, что на шине адреса/данных находится адрес



Строб данных. Сигнал, разрешающий передачу данных



Передача/прием данных. Определяет направление передачи данных

M/IO

Обращение к памяти/устройству ввода-вывода



Выполнение цикла записи

hOLD

Запрос (захват) шины

HLDA

Подтверждение захвата шины

S0, S1, S2

Состояние. Сигналы, идентифицирующие тип цикла шины

RQ/GT0 RG/GT1

Запрос/разрешение. Сигнал, используемый внешними подсистемами для управления шиной

LOCK

Блокировка шины

QS0, QS1

Состояние очереди. Сигналы, идентифицирующие состояние очереди команд МП БИС

В структурной схеме МП БИС можно выделить два сравнительно независимых устройства: операционное устройство (ОУ) и устройство шинного интерфейса (ШИ). ОУ реализует операции, заданные командой ОУ и включает в себя группу общих регистров (РОН), АЛУ, буферные регистры, регистр признаков и схему управления. Регистры АХ, BX, CX, DX предназначены в основном для хpaнения данных. Наряду, с этим в системе команд МП имеются множество команд, которые специализируют некоторые РОНы:

- регистр АХ выполняет функции аккумулятора; он участвует во всех операциях ввода-вывода (ВВ) в качестве источника, или приемника информации;

- регистр ВХ используется к источник базового адреса;

- регистр СХ используется в качестве счетчика в командах сдвига и зацикливания, а также при операциях с цепочками байт;

- регистр DX неявным образом адресуется в командах умножения или деления и содержит адрес порта В8 при косвенно-регистровой адресации.

Команды, выбранные из памяти и записанные в регистр очереди команд по запросам ОУ, поступают на схему управления, в которой декодируются и преобразуются в последовательность микрокоманд.

В состав ШИ входят шесть 8-разрядных регистров очереди команд, четыре 16-разрядных сегментных регистра, 16-разрядный программный счетчик, устройство формирования адреса и управления шиной (УШ).

Очередь команд функционирует как буфер с дисциплиной FIFO ("первым пришел, первым вышел"). Когда в очереди появляется место по меньшей мере для 2-ух байт, УФАУШ реализует цикл извлечения очередной команды из памяти. ОУ и ШИ работают параллельно (конвейерное выполнение операций).

МП генерирует 20-разрядные физические адреса, но сам он манипулирует логическими адресами, содержащими 16-разрядный сегментный (базовый) адрес и 16-разрядное внутреннее смещение. Логические адреса преобразуются в физические в соответствии с рисунком:

r03

Подобная адресация требует сегментации адресного пространства. Все адресуемое пространство разбивается на сегменты емкостью 64 Кбайт каждый.

Начальный адрес сегмента хранится в 16-разрясном сегментном регистре, а обращение к байту или слову внутри сегмента осуществляется с использованием 16-разрядного смещения, формируемого в ОУ. Суммарное смещение называется также эффективным адресом операнда (ЭА).

Регистр CS хранит начальный адрес сегмента программы, DS -начальный адрес сегмента данных, SS - начальный адрес сегмента стека и ES - начальный адрес сегмента дополнительных данных.

Четыре 16-разрядных указательных и индексных регистра (SP, BP, SI, DI) предназначены для хранения внутрисегментных смещений, обеспечивая косвенную адресацию и динамичные вычисления исполнительных адресов.

Указательные регистры SР (стека) и ВР (базы) предназначены для упрощения доступа к данным в текущем сегменте стека. Если сегмент специально не определен, то смещение SP и ВР по умолчанию относится к текущему сегменту стека.

Индексные регистры SI (источника) и DI (приемника) содержат смещения, которые по умолчанию относятся к текущему сегменту данных.

Выборка команд из памяти осуществляется из текущего сегмента по адресу, сформированному путем суммирования содержимого сегментного регистра программы (кода) и смещения, в качестве которого используется содержимое указателя команд IР (счетчика команд). Основное назначение сегментных регистров - динамическое перемещение программ и данных в памяти, которые необходимы в мультипрограммной среде.

Формат 16-разрядного регистра признаков показан на рисунке:

r04

В младшем байте регистра - признаки, аналогичные признакам МП К580. Признак пошагового отслеживания TF, будучи установленным в единичное состояние, переводит МП в режим исполнения программы по командам (пошаговый режим), что необходимо при отладке программ. Признак прерывания IF используется в механизме маскирования прерываний. Признак DF характеризует направление сканирования массива (при DF=O выполняется инкрементирование, а при DF=1 декрементирование содержимого регистра-указателя массива). OF - признак переполнения.


Режимы и временные диаграммы работы системы.


В зависимости от сигнала на управляющей линии МП может работать в минимальной или максимальной конфигурации (режиме). Соответственно меняется интерпретация восьми внешних команд.

В минимальной конфигурации, рассчитанной на простые системы (см. рисунок), МП сам вырабатывает управляющий сигналы для системы (памяти и УВВ). В максимальной конфигурации, рассчитанной на большие системы, МП - вырабатывает сигналы только для специализированной БИС контроллера шины К1810ВГ88, которая в свою очередь управляет системой.



r05

Мультиплексируемая магистраль адреса-данных МП позволяет существенно сократить необходимое число выводов МП, но также требует специальных схемотехнических решений, позволяющих фиксировать информацию, присутствующую на магистрали в определенное время. МП БИС в течение цикла записи или чтения последовательно формирует сначала сигналы адреса А0..А19, сопровождающиеся сигналом ALE, затем сигналы данных D0..D15 и состояния S0..S7. Поэтому адрес необходимо фиксировать в регистрах-защелках (например, K580ИР12).

Сигнал показывает, что старшие разряды данных используются, в противном случае байт передается только по разрядам AD7-AD0.

Сигнал на выходе определяет направление передачи информации по шинному формирователю (ШФ) шины данных. Сигнал DEN стробирует выдачу данных на ШД. Выводы регистра-защелки и ШФ могут быть переведены в высокоимпендансное состояние.

В максимальном режиме вывод заземлен. Для сокращения необходимых выводов сигналы управления и состояния кодируются тремя битами S2-S0. Сигналы состояния S2-S0 преобразуются в сигналы управления в контроллере магистрали К1810ВТ88.

В максимальном режиме система может быть многопроцессорной. В этом случае сопроцессоры (арифметический сопроцессор КМ1810ВМ87, процессор ввода-вывода КМ1810ВМ89) взаимодействуют с центральным процессором через выводы RQ/GT и RQ/GT.B качестве управляющей компоненты может также выступать и КПДП. Тогда сигналы hOLD и HLDA должны быть трансформированы в сигналы RQ/GT0 или RQ/GT1. Выход CLK контроллера позволяет синхронизировать действия контроллера магистрали и МП.



r07

Сигналы AEN, IOB и CEN предназначены для мультипроцессорных систем. На рисунке контроллер включен в однопроцессорном варианте.



r06

Смысл выходного сигнала зависит от режима, определяемого на выходе . Если IOB=0, то выдается сигнал МСЕ - его возможно использовать как сигнал разрешения ведущего контроллера прерываний; если IOB=1, выдается сигнал разрешения периферийных данных , используемый в мультипроцессорных конфигурациях; INTA аналогичен сигналу INTA МП К580; - сигнал чтения УВВ; сигнал записи в УВВ; - сигнал чтения памяти; - сигнал записи в память; - сигнал опережающей записи в УВВ; - сигнал опережающей записи в память. При опережающей записи управляющие сигналы записи выдаются на один импульс синхронизации раньше.

Временные диаграммы циклов чтения и записи в минимальном режиме показаны на рисунках. В цикле чтения выдается сигнал чтения , а также сигналы управления направлением обмена и разрешения передачи данных .

Продолжительность цикла системной магистрали состоит из четырех тактов, которые могут дополняться неопределенным числом тактов ожидания TW.

Такты ожидания вводятся между тактами ТЗ и Т4, когда ВУ не устанавливает сигнал готовности (RDY=0 ). По положительному перепаду тактовой частоты CLK в такте ТЗ определяется уровень сигнала READY. Если к этому моменту READY=0, он вводит между тактами ТЗ и Т4 такты ожидания TW.

r08

r09

Когда МП готов инициировать цикл магистрали, в такте Т1 он выдает сигнал ALE. До его отрицательного перепада устанавливаются сигналы адреса А19..A16, , , DEN, . По отрицательному перепаду сигнала ALE регистры фиксируют адрес.

В такте Т2 адрес снимается и на линии A16/S3..A19/S6 и выдаются сигналы состояния S3..S7. B цикле чтения первым переходит в нулевое состояние сигнал , по которому определяется направление передачи информации для буферных микросхем (если они есть). Затем активируется сигнал чтения RD=0, далее DEN, после чего информация появляется на входах данных МП, откуда она считывается.

В цикле записи МП выдает в такте Т2 сигнал и данные D15..D0, a в такте ТЗ сигнал и данные снимаются. В любой операции сигнал DEN снимается в такте ТЗ для запрещения буферов.



r10

Программирование МП КР1810ВМ86.




Формат команды МП приведен на рис 3.9. Формат команды может меняться от 1 до 6 байт, байты 3, 4, 5, 6 необязательны. Первый байт команды содержит код операции КОП и два однобитовых поля: направления D и слова W. При D=1 осуществляется передача операнда в память или регистр, при D=0 осуществляется передача операнда из памяти или регистра МП. Поле W идентифицирует тип операнда, при W=1 команда оперирует словом, при W=0 - байтом. Второй байт, называемый постбайтом, определяет участвующие в операции регистры или регистр и ячейку памяти и состоит из трех полей: MOD, REG и R/М. Поле REG определяет второй операнд, находящийся в регистре МП БИС, 2-битное поле МОD определяет используемый режим адресации и 3-битное поле R/M определяет первый операнд, который может находиться в регистре или памяти.

Способы адресации подразделяются на прямые и косвенные. При прямой адресации эффективный адрес содержится в команде, или вычисляется с помощью значения, находящегося в команде или регистре, указываемом в команде. При косвенной адресации эффективный адрес в команде определяет регистр или ячейку памяти, содержащую окончательный эффективный адрес операнда.

В таблице приведены методы адресации МП.


MOD=11

Эффективный адрес операнда

R/M

W=0

W=1

R/M

MOD=00

MOD=01

MOD=10

000

001


010

011


100

101


110

111


AL

CL

DL



BL

Ah

Ch



Dh

Bh


AX

CX

DX



BX

SP

BP



SI

DI


000

001


010

011


100

101


110

111


(BX)+(SI)

(BX)+(SI)+D8

(BX)+(SI)+D16

При прямой адресации эффективный адрес (ЭА) находится непосредственно в поле смещения команды. При регистровой адресации, адресом операнда служит содержимое РОН, в качестве которого могут использоваться как двухбайтовые регистры АХ-DХ, так и однобайтовые AL-DL.

При косвенной регистровой адресации адрес находится в одном из четырех регистров BP, SP, SI, DI. Код поля MOD определяет тот регистр, который участвует в формировании ЭА.

При базовой адресации ЭА операнда представляет собой сумму значения смещения и содержимого регистров ВХ и ВР. Код поля MOD определяет тот регистр, который участвует в формировании ЭА.

Индексная адресация аналогична базовой, за исключением того, что формировании ЭА используются индексные регистры SI и Dl. Базовую и индексную адресации применяют в тех случаях, когда, операнд является одним из элементов массива данных.

При базовой индексной адресации эффективный адрес операнда вычисляется как сумма содержимого базового регистра ВХ или ВР, содержимого индексного регистра SI или DI и смещения, находящегося в команде. Выбор базового или индексного регистров осуществляется кодом поля MOD, этот способ адресации чаще всего используют при обращении к элементам двухмерного массива, так как имеется возможность варьировать две компоненты адреса. Смещения могут быть как байтами, так и словами.

В режиме относительной адресации ЭА вычисляется как сумма фиксированного смещения, находящегося в команде, и текущего значения указателя команд IP. При этом значение IP равно адресу байта, следующего за текущей командой. Этот тип адресации применяется только в командах условных и безусловных переходов и вызовов подпрограмм.



r11

Для обращения к операндам строковых команд используются индексные регистры SI и DI, при этом регистр SI адресует байт (слово) строки источника, а регистр DI - байт (слово) строки получателя. Содержимое индексных регистров при повторяющихся строковых операциях корректируются автоматически.

Доступ к портам ввода-вывода, находящимся в адресном пространстве ввода-вывода, достигается двумя способами адресации: прямым и косвенным. При прямой адресации адрес порта представляет собой 8-битовый операнд, находящийся во втором байте команды, что позволяет обратиться к 256 портам ввода-вывода. При косвенной адресации адрес порта находится в регистре DX, что дает возможность обращаться к 65535 портам ввода-вывода. Если порты ввода-вывода отображены на память, то для обращения к ним применяются любые способы адресации операндов, находящихся в памяти.

Адаптер параллельного интерфейса МС КР580ВВ55А




Адаптер параллельного интерфейса построен на ИМС КР580ВВ55А, который обеспечивает стробированный и нестробированный ввод/вывод информации по параллельным каналам связи, сбор данных с внешних измерительных устройств и (или) управление исполнительными устройствами.

A0

A1



A2

A3

A4



A5

A6

A7



B0

B1

B2



B3

B4

B5



B6

B7

C0



C1

C2

C3



C4

C5

C6



C7

D0

D1



D2

D3

D4



D5

D6

D7



A0

A1

RESET



RD

CS

WR



RESET

PPI


34

33

32



31

30

29



28

27

9



8

5

36



35

6

4



3

2

1



40

39

38



37

18

19



20

21

22



23

24

25



14

15

16



17

13

12



11

10

Микросхема КР580ВВ55А — программируемое устройство ввода/вывода параллельной информации, применяется в качестве элемента ввода/вывода общего назначения, сопрягающего различные типы периферийных устройств с магистралью данных систем обработки информации. Условное графическое обозначение микросхемы приведено на рисунке Назначение выводов приведено в таблице.




Характеристики ИМС:

Рпотр= 680 мВт:

tвыбор= 110 нс.
Обмен информацией между магистралью данных систем и микросхемой КР560ВВ55А осуществляется через 8-разрядный двунаправленный трехстабильный канал данных (D). Для связи с периферийными устройствами используются 24 линии вводам/вывода, сгруппированные в три 8-разрядых канала ВА, ВВ, ВС, направление передачи информации, и режимы работы которых определяются программным способом.

Интерфейсный блок построен на основе БИС программируемого параллельного интерфейса КР580ВВ55АТаблица 2

в которой БИС программируется на режим О (простой ввод – вывод).

Функциональная схема КВВ с параллельным интерфейсом: BF – буферные усилители, DCA – дешифратор адреса.





Структура разрабатываемой вычислительной системы.


На рисунке представлена принципиальная схема вычислительной системы на базе процессора К1810 ВМ86:

структура

Элементы, входящие в схему:


  • СГ – системный генератор.

  • ЦП – центральный процессор.

  • ПЗУ – постоянное запоминающее устройство.

  • ОЗУ – оперативное запоминающее устройство.

  • ПКП – программируемый контроллер прерываний.

  • ПТ – программируемый таймер.

  • ИГ – индикатор готовности.

  • ПВВ – порт ввода-вывода.

Системная шина контроллера состоит из трех составляющих: шины адреса (AB), шины данных (DB), шины управления (CB).

Структура работы алгоритма схемы УВ.


На рисунке 5 представлен алгоритм работы УВ:



Рисунок 5. Схема работы блока УВ





Расчет времени выполнения программы


Система команд МП содержит 78 команд, реализующих 111 операций, и

приведена в таблицах, в которых:

1)в мнемонических изображениях двухадресных команд приемник указывается на первом месте, а источник - на втором;

3) признаки результата (S,Z,P,C и AC) устанавливаются ТОЛЬКО при выполнении большинства арифметических и логических команд, а также команды POP PSW;

4) мнемонические обозначения команд условного перехода, условного обращения к подпрограмме и условного возврата из подпрограммы составляются из символов соответственно J,C и R и необходимой мнемоники CC;

5) число тактов, необходимых для исполнения команд условных перехода, обращения к подпрограмме и возврата из нее, зависит от того, выполнено (знаменатель дроби) или не выполнено (ее числитель) условие, указанное в команде;

6) в описаниях команд для обозначения содержимого аккумулятора, иного регистра или ячейки памяти, на которые указывают SSS или DDD, используется запись (A),® или (M);

7) при записи мнемоники команды RP обозначает имя регистровой пары, а при записи кода команды - двухбитовый код регистровой пары

8) в колонке 'Код' приводится ШЕСТНАДЦАТЕРИЧНОЕ представление кода команды, если оно единственно, и ДВОИЧНОЕ - если под данной мнемоникой объединены несколько различных команд (операций); в последнем случае варьируемые разряды обозначены соответствующими символами (SSS,DDD,RP,CCC

Коды регистров и регистровых пар МП.

+-------------------------------------------------------+

¦ Регистры ¦ Пары регистров ¦

+-----------------------+-------------------------------¦

¦ Код ¦ Имя ¦ Код ¦ Имя ¦ Регистры пары ¦

¦ (SSS|DDD) ¦ (R|R1|R2) ¦ (RP) ¦ (RP) ¦ ст. - мл. ¦

+-----------+-----------+-------+-------+-------+-------¦

¦ 000 ¦ B ¦ 00 ¦ B ¦ B ¦ C ¦

¦ 001 ¦ C ¦ ¦ ¦ ¦ ¦

¦ 010 ¦ D ¦ 01 ¦ D ¦ D ¦ E ¦

¦ 011 ¦ E ¦ ¦ ¦ ¦ ¦

¦ 100 ¦ H ¦ 10 ¦ H ¦ H ¦ L ¦

¦ 101 ¦ L ¦ ¦ ¦ ¦ ¦

¦ 110 ¦ M' ¦ 11 ¦ SP ¦ - ¦ - ¦

¦ 111 ¦ A" ¦ 11'"¦ PSW ¦ A ¦ F ¦

+-------------------------------------------------------+

') М - ячейка памяти.

") A - аккумулятор.

'") используется только в командах PUSH PSW и POP PSW

Коды условий для команд условного перехода.

+---------------------------------------+

¦ Код ¦ Мнем. ¦ Условие ¦

¦ (CCC) ¦ (CC) ¦ (значение разряда PSW)¦

+-------+-------+-----------------------¦

¦ 000 ¦ NZ ¦ Не нуль : Z=0 ¦

¦ 001 ¦ Z ¦ Нуль : Z=1 ¦

¦ 010 ¦ NC ¦ Нет переноса : C=0 ¦

¦ 011 ¦ C ¦ Перенос : C=1 ¦

¦ 100 ¦ PO ¦ Нечетность : P=0 ¦

¦ 101 ¦ PE ¦ Четность : P=1 ¦

¦ 110 ¦ P ¦ Плюс : S=0 ¦

¦ 111 ¦ M ¦ Минус : S=1 ¦

+---------------------------------------+

Список команд передачи данных Таблица 1

----------------------------- =========



+----------------------------------------------------------------------+

¦ Мнемоника ¦ Код ¦ Длина ¦ Число ¦ Выполняемая ¦

¦ ¦ ¦команды ¦ тактов¦ функция ¦

+--------------+----------+--------+-------+---------------------

¦ MOV R1,R2 ¦ 01DDDSSS ¦ 1 ¦ 5 ¦ Пересылка из R1 в R2

¦ MOV R,M ¦ 01DDD110 ¦ 1 ¦ 7 ¦ Пересылка из M в R

¦ MOV M,R ¦ 01110SSS ¦ 1 ¦ 7 ¦ Пересылка из R в M

¦ MVI R,data8 ¦ 00DDD110 ¦ 2 ¦ 7 ¦ Пересылка непосредствен

¦ ¦ ¦ ¦ ¦ ных данных в регистр

¦ MVI M,data8 ¦ 36 ¦ 2 ¦ 10 ¦ Пересылка непосредст-

¦ ¦ ¦ ¦ ¦ венных данных в память

¦ LXI B,data16¦ 01 ¦ 3 ¦ 10 ¦ Загрузка непосредст-

¦ ¦ ¦ ¦ ¦ венных данных в рег.ВС

¦ LXI D,data16¦ 11 ¦ 3 ¦ 10 ¦ Загрузка непосредственных

¦ ¦ ¦ ¦ ¦ данных в рег. пару DE

¦ LXI H,data16¦ 21 ¦ 3 ¦ 10 ¦ Загрузка непосредственных

¦ ¦ ¦ ¦ ¦ данных в рег. пару HL

¦ LXI SP,data16¦ 31 ¦ 3 ¦ 10 ¦ Загрузка непосредственных

¦ ¦ ¦ ¦ ¦ данных в указатель стека

¦ LDAX B ¦ 0A ¦ 1 ¦ 7 ¦ Косвенная загрузка A

¦ ¦ ¦ ¦ ¦ по адресу рег. пары BC

¦ LDAX D ¦ 1A ¦ 1 ¦ 7 ¦ Косвенная загрузка A

¦ ¦ ¦ ¦ ¦ по адресу рег. пары DE

¦ LHLD addr ¦ 2A ¦ 3 ¦ 16 ¦ Прямая загрузка HL

¦ LDA addr ¦ 3A ¦ 3 ¦ 13 ¦ Прямая загрузка A

¦ STAX B ¦ 02 ¦ 1 ¦ 7 ¦ Косвенная запись A в па- ¦ ¦ ¦ мять по адресу пары BC

¦ STAX D ¦ 12 ¦ 1 ¦ 7 ¦ Косвенная запись A в па-

¦ ¦ ¦ ¦ ¦ мять по адресу пары DE

¦ SHLD addr ¦ 22 ¦ 3 ¦ 16 ¦ Прямая запись HL в память

¦ STA addr ¦ 32 ¦ 3 ¦ 13 ¦ Прямая запись A в память

¦ PUSH B ¦ C5 ¦ 1 ¦ 11 ¦ Пересылка BC в стек

¦ PUSH D ¦ D5 ¦ 1 ¦ 11 ¦ Пересылка DE в стек

¦ PUSH H ¦ E5 ¦ 1 ¦ 11 ¦ Пересылка HL в стек

¦ PUSH PSW ¦ F5 ¦ 1 ¦ 11 ¦ Пересылка A и F в стек

¦ POP B ¦ C1 ¦ 1 ¦ 10 ¦ Загрузка BC из стека

¦ POP D ¦ D1 ¦ 1 ¦ 10 ¦ Загрузка DE из стека

¦ POP H ¦ E1 ¦ 1 ¦ 10 ¦ Загрузка HL из стека

¦ POP PSW ¦ F1 ¦ 1 ¦ 10 ¦ Загрузка A и F из стека

¦ XTHL ¦ E3 ¦ 1 ¦ 18 ¦ Обмен между HL и стеком

¦ XCHG ¦ EB ¦ 1 ¦ 4 ¦ Обмен между HL и DE

¦ SPHL ¦ F9 ¦ 1 ¦ 5 ¦ Пересылка HL в SP

+---------------------------------------------------------------------

Список команд управления и ввода-вывода Таблица 2

--------------------------------------- =========

+-------------------------------------------------------------------+

¦ Мнемоника ¦ Код ¦ Длина ¦ Число ¦ Выполняемая ¦

¦ ¦ ¦ команды¦ тактов¦ функция ¦

+--------------+----------+--------+-------+------------------------¦

¦ JMP addr ¦ C3 ¦ 3 ¦ 10 ¦ Безусловный переход ¦

¦ Jcc addr ¦ 11CCC110 ¦ 3 ¦ 5/10 ¦ Условный переход по ¦

¦ ¦ ¦ ¦ ¦ условию cc (рис.3) ¦

¦ PCHL ¦ E9 ¦ 3 ¦ 5 ¦ Косвенный переход по ¦

¦ ¦ ¦ ¦ ¦ адресу из HL ¦

¦ CALL addr ¦ CD ¦ 3 ¦ 17 ¦ Безуслов вызов п/прогр.¦

¦ Ccc addr ¦ 11CCC100 ¦ 3 ¦ 11/17 ¦ Условный вызов п/прогр ¦

¦ RET ¦ C9 ¦ 1 ¦ 10 ¦ Безусл. возврат из п/п ¦

¦ Rcc ¦ 11CCC000 ¦ 1 ¦ 5/11 ¦ Условный возврат из п/п¦

¦ RST n ¦ 11NNN111 ¦ 1 ¦ 11 ¦ Повторный запуск МП с ¦

¦ ¦ ¦ ¦ ¦ адреса NNN*8 ¦

¦ EI ¦ FB ¦ 1 ¦ 4 ¦ Разрешение прерывания ¦

¦ DI ¦ F3 ¦ 1 ¦ 4 ¦ Запрещение прерывания ¦

¦ HLT ¦ 76 ¦ 1 ¦ 7 ¦ Останов ¦

¦ NOP ¦ 00 ¦ 1 ¦ 4 ¦ Нет операции ¦

¦ IN port ¦ DB ¦ 2 ¦ 10 ¦ Ввод данных из порта в A

¦ OUT port ¦ D3 ¦ 2 ¦ 10 ¦ Вывод данных из A в порт

+--------------------------------------------------------------------

Список арифметических команд Таблица 3

---------------------------- =========

+----------------------------------------------------------------------+

¦ Мнемоника ¦ Код ¦ Приз- ¦Длина ¦Число ¦ Выполняемая ¦

¦ ¦ ¦ наки ¦команды¦тактов¦ функция ¦

+-----------+--------+-------+------+------+------------------------¦

¦ INR R ¦00DDD100¦ SZAСP-¦ 1 ¦ 5 ¦ Инкремент регистра R ¦

¦ INR M ¦ 34 ¦ SZAСP-¦ 1 ¦ 10 ¦ Инкремент памяти M ¦

¦ INX RP ¦00RP0011¦ ------¦ 1 ¦ 5 ¦ Инкремент регистровой ¦

¦ ¦ ¦ ¦ ¦ ¦ пары RP ¦

¦ DCR R ¦00DDD101¦ SZAСP-¦ 1 ¦ 5 ¦ Декремент регистра R ¦

¦ DCR M ¦ 25 ¦ SZAСP-¦ 1 ¦ 10 ¦ Декремент памяти M ¦

¦ DCX RP ¦00RP1011¦ ------¦ 1 ¦ 5 ¦ Декремент регистровой ¦

¦ ¦ ¦ ¦ ¦ ¦ пары RP ¦

¦ ADD R ¦10000SSS¦ SZAСPC¦ 1 ¦ 4 ¦ Сложение A и R ¦

¦ ADD M ¦ 86 ¦ SZAСPC¦ 1 ¦ 7 ¦ Сложение A и M ¦

¦ ADI data8¦ C6 ¦ SZAСPC¦ 2 ¦ 7 ¦ Сложение A и непосредст-

¦ ¦ ¦ ¦ ¦ ¦ венных данных ¦

¦ ADC R ¦10001SSS¦ SZAСPC¦ 1 ¦ 4 ¦ Слож. A и R с переносом¦

¦ ADC M ¦ 8E ¦ SZAСPC¦ 1 ¦ 7 ¦ Слож. A и M с переносом¦

¦ ACI data8¦ CE ¦ SZAСPС¦ 2 ¦ 7 ¦ Слож. A и непосредст- ¦

¦ ¦ ¦ ¦ ¦ ¦ венных данных с переносом¦

¦ SUB R ¦10010SSS¦ SZAСPС¦ 1 ¦ 4 ¦ Вычитание R из A ¦

¦ SUB M ¦ 96 ¦ SZAСPC¦ 1 ¦ 7 ¦ Вычитание M из A ¦

¦ SUI data8¦ D6 ¦ SZAСPС¦ 2 ¦ 7 ¦ Вычитание

¦ ¦ ¦ ¦ ¦ ¦ непосредств.данных из A¦

¦ SBB R ¦10011SSS¦ SZAСPC¦ 1 ¦ 4 ¦ Вычитание R из A с заемом

¦ SBB M ¦ 9E ¦ SZAСPC¦ 1 ¦ 7 ¦ Вычитание M из A с заемом

¦ SBI data8¦ DE ¦ SZAСPC¦ 2 ¦ 7 ¦ Вычит. непосредственных

¦ ¦ ¦ ¦ ¦ ¦ данных из A с заемом

¦ DAD RP ¦00RP1001¦ ----C ¦ 1 ¦ 10 ¦ Сложение регистровых пар

¦ ¦ ¦ ¦ ¦ ¦ HL и RP

¦ ANA R ¦10100SSS¦ SZAСP0¦ 1 ¦ 4 ¦ Логическое И A и R

¦ ANA M ¦ A6 ¦ SZAСP0¦ 1 ¦ 7 ¦ Логическое И A и M

¦ ANI data8¦ E6 ¦ SZAСP0¦ 2 ¦ 7 ¦ Логическ.И A и непосред-

¦ ¦ ¦ ¦ ¦ ¦ ственных данных

¦ XRA R ¦10101SSS¦ SZAСP0¦ 1 ¦ 4 ¦ Исключающее ИЛИ A и R

¦ XRA M ¦ AE ¦ SZAСP0¦ 1 ¦ 7 ¦ Исключающее ИЛИ A и M

¦ XRI data8¦ EE ¦ SZAСP0¦ 2 ¦ 7 ¦ Исключающее ИЛИ A и непос

¦ ¦ ¦ ¦ ¦ ¦ редственных данных

¦ ORA R ¦10110SSS¦ SZAСP0¦ 1 ¦ 4 ¦ Логическое ИЛИ A и R

¦ ORA M ¦ B6 ¦ SZAСP0¦ 1 ¦ 7 ¦ Логическое ИЛИ A и M

¦ ORI data8¦ F6 ¦ SZAСP0¦ 2 ¦ 7 ¦ Логическое ИЛИ A и непос

¦ ¦ ¦ ¦ ¦ ¦ редственных данных

¦ CMP R ¦10111SSS¦ SZ0PС ¦ 1 ¦ 4 ¦ Сравнение A и R (A-R)

¦ CMP M ¦ BE ¦ SZ0PС ¦ 1 ¦ 7 ¦ Сравнение A и M (A-M)

¦ CPI data8¦ FE ¦ SZ0PС ¦ 2 ¦ 7 ¦ Сравнение A и непосредст

¦ ¦ ¦ ¦ ¦ ¦ венных данных (A-data8)

¦ RLC ¦ 07 ¦ ----C ¦ 1 ¦ 4 ¦ Циклич. сдвиг A влево

¦ RRC ¦ 0F ¦ ----C ¦ 1 ¦ 4 ¦ Циклич. сдвиг A вправо

¦ RAL ¦ 17 ¦ ----C ¦ 1 ¦ 4 ¦ Циклич. сдвиг A влево

¦ ¦ ¦ ¦ ¦ ¦ через бит C

¦ RAR ¦ 1F ¦ ----C ¦ 1 ¦ 4 ¦ Циклич. сдвиг A вправо

¦ ¦ ¦ ¦ ¦ ¦ через бит C

¦ DAA ¦ 27 ¦ SZAPC ¦ 1 ¦ 4 ¦ Десятичная коррекция A

¦ CMA ¦ 2F ¦ ----- ¦ 1 ¦ 4 ¦ Инвертирование A

¦ STC ¦ 37 ¦ ----1 ¦ 1 ¦ 4 ¦ Установка бита C

¦ CMC ¦ 3F ¦ ----C ¦ 1 ¦ 4 ¦ Инвертирование бита C

+-------------------------------------------------------------------

Подсчитаем количество команд в нашей программе и исходя из таблиц количество тактов затрачиваемых на каждую из команд:



mov 5 тактов

CKL:

in (2 шт) 10 тактов

mov (2 шт) 10 тактов

mul (2 шт) 144 такта

add 4 такта

xchg 4 такта

За время выполнения одного полного цикла вычислений данный кусок кода выполняется один раз и на него тратиться 172 такта.



M1:

xor (2 шт) 8 такта

mov 5 тактов

mul 77 тактов

cmp 4 такта

jna 10 тактов

За время выполнения одного полного цикла вычислений данный кусок кода выполняется примерно 8 раз и на него тратиться 832 такта.



M2:

shr 4 такта

jnz 10 тактов

xchg 4 такта

mov 5 тактов

out 10 тактов

jmp 10 тактов

За время выполнения одного полного цикла вычислений данный кусок кода выполняется один раз и на него тратиться 43 такта.

На время выполнения одного полного цикла вычислений тратиться 1047 тактов и составляет 209,4 мкс при частоте процессора 5 МГц.

Определение параметров подсистемы памяти.


Емкость памяти данных определяется выражением:

Qz = k (Nпр + 2Nисх + Nкр), (1)

где Nпр, Nисх, Nкр, - соответственно количество ячеек памяти для хранения промежуточных, исходных данных и конечных результатов, k>=1, - коэффициент учитывающий затраты памяти для организации команд защиты и контроля.

Часть этой памяти реализуется в виде РП:

Qрп =< Nпр + Nисх + Nкр

Равенство в этом выражении имеет место при Qрп=рп доп, где Qрп доп – допустимое значение емкости РП, определяемое ограничением возможностей регистровой адресации, конструктивными и другими соображениями. Далее память данных распределяется между двумя модулями РП и ОЗУ и определяется механизм обмена данными между этими модулями в процессе решения задачи. В этом случае РП выполняет роль кэш-памяти.

Емкость памяти программ определяется выражением:

Qn=< Nn + Nk + Nnn + NT + Nnon

где Nn, Nk, Nnn, NT, Nnon, - количества ячеек памяти соответственно для размещения программ, констант, подпрограмм, теста контроля, программ обработки прерываний.

Исходя из текста программы получаем, с учетом, что одна инструкция в памяти занимает от 1 до 4 байта, то для хранения данной программы необходимо в сумме где-то 84 байт памяти.

Память программы будет хранится в постоянном запоминающем устройстве ПЗУ выполненном на ИМС К573РФ8 представляет собой многократное программируемое ПЗУ, выполненное по ЛИЗМОП технологии. Стирание записанной информации производится с помощью ультрафиолетового облучения. Емкость ИМС 573РФ8 составляет 32К*8 бит. Условное графическое обозначение микросхемы приведено на рисунке

ROM


D0

D1

D2



D3

D4

D5



D6

D7

A0



A1

A2

A3



A4

A5

A6



A7

A8

A9



A10

A11


A12

A13


A14

CS

OE



11

12

13



15

16

17



18

19

10



9

8

7



6

5

4



3

25

24



21

23

2



26

27

20



22


Заключение


В результате проведенной контрольно-курсовой работы были закреплены знания по курсу «Организация ЭВМ и систем», получены навыки по проектированию вычислительных систем на основе процессора x86 (К1810).

Список литературы


1. Справочная книга под редакцией Ю.М Казаринова. Микропроцессорный комплект К1810 - Москва «Высшая школа» 1990 – 269 стр.

2. Assembler / В.И. Юров –СПб.: Питер, 2003. – 624 с

3. Курс лекций по микропроцессорам, Самара 1999

4. 2000 Microchip Technology Inc. , DS91040A



Приложение № 1. Листинг программы




.code ; сегмент кода

main: ; точка входа в программу

mov dx,300h ; 300h в регистр dx

CKL:

in al,dx ; байт из порта ввода-вывода 300h в регистр AL.

mov bl,al ; содержимое регистра al в bl

in al,dx ; байт из порта ввода-вывода 300h в регистр AL.

mul al ; AX = AL*AL (возводим в квадрат)

mul bl ; BX = BL*BL (возводим в квадрат)

add ax, bx ; сложение AX=AX+BX

xchg bx,ax ; Сохраняем AX в BX

mov dx,8000h ; DH = маска с установленным битом, DL = результат

M1:

xor dl,dh ; Устанавливаем в DL очередной бит (с помощью маски)

mov al,dl ; Записываем результат в AL

mul al ; AX = AL*AL (возводим в квадрат)

cmp ax,bx ; Сравниваем результат с исходным числом

jna M2 ; Если результат больше, то...

xor dl,dh ; Сбрасываем установленный ранее бит

M2:

shr dh,1 ; Переходим к следующему биту

jnz M1 ; Если они (биты) не кончились, повторяем

xchg ax,dx ; Иначе записываем результат в AX

mov dx,300h ; 300h в регистр dx

out dx,ax ; байт из регистра AL в порт ввода-вывода 300h.

jmp CLK

end main ;конец программы

Похожие:

Курсовая работа «Проектирование вычислительной системы» iconПроектирование элементов машиностроительного изделия. Курсовая работа, 22 стр

Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа организация веб-сервера с использованием Apache и nginx
Сервер — один из основных компонентов модели клиент-сервер, программный компонент вычислительной системы, выполняющий сервисные функции...
Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа по дисциплине "Микропроцессорные системы"
Работа выполняется на системе “прототип” на основе микроконтроллера 51 семейства
Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа по дисциплине "Микропроцессорные системы"
Работа выполняется на системе “прототип” на основе микроконтроллера 51 семейства
Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа Определение эйлерова пути на Прологе Халипский Сергей Николаевич Специальность: 230105
Ваша курсовая работа обладает недостатком, что не позволяет считать ее выполненной
Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа "Эволюция международной валютной системы." Работу

Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа по вычислительной математике. Вычисление двойных интегралов методом ячеек
Численные методы могут использоваться для вычисления кратных интегралов. Ограничимся рассмотрением двойных интегралов вида
Курсовая работа «Проектирование вычислительной системы» iconКурсовая Работа по предмету История Экономики Народного Хозяйства Тема: Развитие Банковской Системы

Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа «Криптографические системы защиты данных»
Охватывает, такими как проблема защиты информации, я,думаю, сталкивались многие
Курсовая работа «Проектирование вычислительной системы» iconКурсовая работа " Металлы жизни. Марганец "
Марганец d-элемент VII группы периодической системы, с конфигурацией валентных электронов 3d54s2
Разместите кнопку на своём сайте:
ru.convdocs.org


База данных защищена авторским правом ©ru.convdocs.org 2016
обратиться к администрации
ru.convdocs.org