Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А



Скачать 235.74 Kb.
Дата14.01.2013
Размер235.74 Kb.
ТипЛабораторная работа


Федеральное агентство по образованию ГОУ ВПО

Саратовский Государственный Технический Университет
Кафедра «Техническая кибернетика и информатика»
Лабораторная работа №3

Анализ производительности вычислительных систем

Выполнил: студент группы УИТ-31

факультета ЭТиП Чередников А.А.

Проверил: Трефилов П.А.

Содержание.

Цель работы……………………………………………………………………………3

Задание к лабораторной работе………………………………………………………3

Теоретическая оценка коэффициентов наблюдаемости и управляемости для заданных участков схемы устройства………………………………………………..3

Структурная схема VHDL модели цифровой системы.…………………………….4

Программная модель цифровой системы……………………………………………4

Временной анализ верификации VHDL модели в среде GHDL…………………...8

Вывод………………………………………………………………………………….10

Ответы на контрольные вопросы……………………………………………………11

Цель работы

1. Изучить методику разработки тестопригодных цифровых логических

схем.

2. Оценить показатели тестопригодности цифровой схемы

Задание к лабораторной работе

Вариант 15. Дешифратор К500 ИД162 (Приложение 1).

Для заданного варианта выполните следующие операции:

1. Вычислите значение CTF.

2. Вычислите значение ОTF.

3.Сформируйте тестовые сигналы для анализа состояния цифровой системы.

4. Приведите результаты верификации устройства в среде GHDL.

Теоретическая оценка коэффициентов наблюдаемости и управляемости для заданных участков схемы устройства.

Вычисление значения CTF.

Дешифратор К500 ИД162 имеет 5 входов и 8 выходов. Подсчитаем CTF выходах устройства. СTF будет одинаковым для всех т.к. К500 ИД162 построен на одинаковых логических устройствах (4И).



Вычисление значение ОTF.






Структурная схема VHDL модели цифровой системы.




Программная модель цифровой системы.

Описание дешифратора К500 ИД162.

library std;

library ieee;

USE ieee.std_logic_1164.
all;

use std.standard.all;
entity K500 is

port(

Inp : in bit_vector (0 to 4);

Outp : out bit_vector (0 to 7));

end K500;
architecture device of K500 is

begin
p_0 : process (Inp)

begin
Outp(0) <= (Inp(0) or Inp(1)) and Inp(2) and Inp(3) and Inp(4);

Outp(1) <= (Inp(0) or Inp(1)) and Inp(4) and Inp(3) and (not Inp(2));

Outp(2) <= (Inp(0) or Inp(1)) and Inp(4) and (not Inp(3)) and Inp(2);

Outp(3) <= (Inp(0) or Inp(1)) and Inp(4) and (not Inp(3)) and (not Inp(2));

Outp(4) <= (Inp(0) or Inp(1)) and (not Inp(4)) and Inp(3) and Inp(2);

Outp(5) <= (Inp(0) or Inp(1)) and (not Inp(4)) and Inp(3) and (not Inp(2));

Outp(6) <= (Inp(0) or Inp(1)) and (not Inp(4)) and (not Inp(3)) and Inp(2);

Outp(7) <= (Inp(0) or Inp(1)) and (not Inp(4)) and (not Inp(3)) and (not Inp(2));

end process p_0;
end device;

Описание тестового сигнала.

library std;

library ieee;

USE ieee.std_logic_1164.all;

use std.standard.all;
entity K500_test is

end K500_test;
architecture behav of K500_test is
component K500

port (

Inp : in bit_vector (0 to 4);

Outp : out bit_vector (0 to 7));

end component;
for K500_0: K500 use entity work.K500;
signal Inp : bit_vector (0 to 4);

signal Outp : bit_vector (0 to 7);
begin
K500_0: K500 port map (Inp => Inp, Outp => Outp);
process
begin
for i in 0 to 31 loop

if (i = 0) then

Inp <= "00000";

end if;

if (i = 1) then

Inp <= "00100";

end if;

if (i = 2) then

Inp <= "00010";

end if;

if (i = 3) then

Inp <= "00110";

end if;

if (i = 4) then

Inp <= "00001";

end if;

if (i = 5) then

Inp <= "00101";

end if;

if (i = 6) then

Inp <= "00011";

end if;

if (i = 7) then

Inp <= "00111";

end if;

if (i = 8) then

Inp <= "01000";

end if;

if (i = 9) then

Inp <= "01100";

end if;

if (i = 10) then

Inp <= "01010";

end if;

if (i = 11) then

Inp <= "01110";

end if;

if (i = 12) then

Inp <= "01001";

end if;

if (i = 13) then

Inp <= "01101";

end if;

if (i = 14) then

Inp <= "01011";

end if;

if (i = 15) then

Inp <= "01111";

end if;

if (i = 16) then

Inp <= "10000";

end if;

if (i = 17) then

Inp <= "10100";

end if;

if (i = 18) then

Inp <= "10010";

end if;

if (i = 19) then

Inp <= "10110";

end if;

if (i = 20) then

Inp <= "10001";

end if;

if (i = 21) then

Inp <= "10101";

end if;

if (i = 22) then

Inp <= "10011";

end if;

if (i = 23) then

Inp <= "10111";

end if;

if (i = 24) then

Inp <= "11000";

end if;

if (i = 25) then

Inp <= "11100";

end if;

if (i = 26) then

Inp <= "11010";

end if;

if (i = 27) then

Inp <= "11110";

end if;

if (i = 28) then

Inp <= "11001";

end if;

if (i = 29) then

Inp <= "11101";

end if;

if (i = 30) then

Inp <= "11011";

end if;

if (i = 31) then

Inp <= "11111";

end if;

wait for 10 ns;
end loop;
end process;

end behav;


Временной анализ верификации VHDL модели в среде GHDL.


EI0

(inp0)

EI1

(inp1)

D0

(inp2)

D1

(inp3)

D2

(inp4)

Q0

(outp0)

Q1

(outp0)

Q2

(outp0)

Q3

(outp0)

Q4

(outp0)

Q5

(outp0)

Q6

(outp0)

Q7

(outp0)

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

1

0

1

0

0

0

0

0

0

0

0

0

0

0

1

1

0

0

0

0

0

0

0

0

0

0

1

1

1

0

0

0

0

0

0

0

0

Табл.1



При входных сигналах EI0=0 и EI1=0 значения выходных сигналов =0. Так как сигналы EI0 и EI1 являются управляющими (Дешифратор “выключен”).


EI0

(inp0)

EI1

(inp1)

D0

(inp2)

D1

(inp3)

D2

(inp4)

Q0

(outp0)

Q1

(outp0)

Q2

(outp0)

Q3

(outp0)

Q4

(outp0)

Q5

(outp0)

Q6

(outp0)

Q7

(outp0)

0

1

0

0

0

0

0

0

0

0

0

0

1

0

1

1

0

0

0

0

0

0

0

0

1

0

0

1

0

1

0

0

0

0

0

0

1

0

0

0

1

1

1

0

0

0

0

0

1

0

0

0

0

1

0

0

1

0

0

0

1

0

0

0

0

0

1

1

0

1

0

0

1

0

0

0

0

0

0

1

0

1

1

0

1

0

0

0

0

0

0

0

1

1

1

1

1

0

0

0

0

0

0

0

Табл.2


Табл.3

EI0

(inp0)

EI1

(inp1)

D0

(inp2)

D1

(inp3)

D2

(inp4)

Q0

(outp0)

Q1

(outp0)

Q2

(outp0)

Q3

(outp0)

Q4

(outp0)

Q5

(outp0)

Q6

(outp0)

Q7

(outp0)

1

0

0

0

0

0

0

0

0

0

0

0

1

1

0

1

0

0

0

0

0

0

0

0

1

0

1

0

0

1

0

0

0

0

0

0

1

0

0

1

0

1

1

0

0

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

1

0

0

0

0

1

0

1

0

1

0

0

1

0

0

0

0

0

1

0

0

1

1

0

1

0

0

0

0

0

0

1

0

1

1

1

1

0

0

0

0

0

0

0



EI0

(inp0)

EI1

(inp1)

D0

(inp2)

D1

(inp3)

D2

(inp4)

Q0

(outp0)

Q1

(outp0)

Q2

(outp0)

Q3

(outp0)

Q4

(outp0)

Q5

(outp0)

Q6

(outp0)

Q7

(outp0)

1

1

0

0

0

0

0

0

0

0

0

0

1

1

1

1

0

0

0

0

0

0

0

0

1

0

1

1

0

1

0

0

0

0

0

0

1

0

0

1

1

1

1

0

0

0

0

0

1

0

0

0

1

1

0

0

1

0

0

0

1

0

0

0

0

1

1

1

0

1

0

0

1

0

0

0

0

0

1

1

0

1

1

0

1

0

0

0

0

0

0

1

1

1

1

1

1

0

0

0

0

0

0

0

Табл.4



На представленных выше графиках видно, что при определённых значениях D0, D1, D2 мы получаем “1” на одном из выходов, на остальных выходах “0”. Это говорит о том что дешифратор К500 ИД162 высокого уровня.
Вывод.

В ходе проделанной работы была написана программная модель дешифратора К500 ИД162. Из графической диаграммы видно что дешифратор высокого уровня, что подтверждает документация. Были рассчитаны теоретические коэффициенты управляемости и наблюдаемости. Проанализировав значения полученные в ходе исследования временных диаграмм (табл.1-табл.4) следует отметить, что теоретические значения совпадают с экспериментальными.
Ответы на контрольные вопросы.

Поясните термин «тестопригодность»

Тестопригодность – учет всех факторов, влияющих на разработку

схемы так, что последующие процессы тестового диагностирования

становятся выполнимыми и разрешимыми.
Дайте оценку коэффициента управляемости

Коэффициент передачи управляемости - CTF

CTF= | N(0) - N(1) |/| N(0) + N(1) |

Где N(0) – число всех способов установки логического 0 на выходе

устройства; N(1) – число всех способов установки логической 1

на выходе устройства;

Коэффициент CTF выхода является мерой, характеризующей степень различия способности устройством генерировать на данном выходе значение 1 от способности генерировать значение 0. Для устройств с несколькими выходам каждый выход будет характеризоваться своим собственным значением CTF и в общемслучае эти значения не будут одинаковыми.
Дайте оценку коэффициента наблюдаемости

Коэффициент передачи наблюдаемости - OTF(I-Q)

OTF(I-Q)=N(PDC:I-Q) / (N(PDC:I-Q) + N(NPDC:I-Q))

Где N(PDC:I-Q) – суммарное число активизируемых путей от входа I

к выходу Q; N(NPDC:I-Q) - суммарное число неактивизируемых

путей

Коэффициент передачи наблюдаемости OTF является количественной мерой, характеризующей уменьшение значения наблюдаемости входного устройства по мере продвижения к выходу вдоль активизированного пути при условии, что другие входные узлы устройства управляемы. Этот коэффициент определяет способность устройства передавать изменения логического состояния одного входа на определенный выход.
Приведите оценку тестопригодности схемы

Простая мера тестпригодности узла ТY может быть получена в результате умножения значений его управляемости и наблюдаемости

TY= CY * OY

На уровне интуитивного восприятия это соответствует тому, что если имеет, скажем, 50% -ную управляемость и 50% -ную наблюдаемость, то его тестопригодность вероятнее всего равна только 25%. Это связано с тем, что

управляемость и наблюдаемость независимые величины; если управлять узлом на «50% сложнее» и наблюдать его значение на «50% сложнее», то в результате тестопригодность в какой-то степени должна быть меньше 50%. Показатель тестпригодности всей схемы должен быть мерой средней трудоемкости получения теста узла схемы

TY(схемы)=(Σ(TY:узлов))/(число узлов).

Поясните термин «логическая избыточность»

Узел схемы является избыточным, если все значения на выходе схемы не зависят от логического состояния узла на всех входных наборах и последовательности состояний. Т.е. логическая избыточность это избыточные узлы схемы.

Саратов 2010

Похожие:

Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №1 Исследование триггерных схем студент группы уит-31 факультета этип горбачев Р. В. Проверила
Целью данной работы является ознакомление с основными схемами асинхронных и синхронных триггеров; изучение принципа действия и логики...
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа Выполнила
Для этого сначала осуществляется моделирование вычислительных систем, а затем их анализ с помощью методов исследования операций
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №1 «Вычисление значений функций» студент 304 гр д/о Иванов Иван Иванович
Исследовать методы приближённого вычисления значений функций при помощи электронных вычислительных машин
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №1 Автоматизированный априорный анализ статистической совокупности в среде ms excel
На данном этапе студент должен проделать следующие обязательные действия, связанные с организацией индивидуальной рабочей среды
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №1 Автоматизированный априорный анализ статистической совокупности в среде ms excel
На данном этапе студент должен проделать следующие обязательные действия, связанные с организацией индивидуальной рабочей среды
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconКурсовая работа плагин для среды разработки Eclipse. «Javafx development Tools»
Студент 3 курса, группы 2, дневного отделения, факультета компьютерных наук Петрушин Иван Александрович
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconКурсовая работа «Проектирование вычислительной системы»
Данная контрольно-курсовая работа выполняется с целью закрепления знаний по курсу «Организация ЭВМ и систем» и получения практических...
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №1 Вариант 7 Операционная система Выполнил(а): Студент(ка) фит группы пин 1206 Журавлёва Полина Тверь 2012
Системная плата Gigabyte ga-m68m-s2P (2 pci, 1 pci-e x16, 2 ddr2 dimm, Audio, Video, Gigabit lan)
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №3 Погрешности результатов косвенных измерений студент группы 816151 Низамов И. А. Проверила
...
Лабораторная работа №3 Анализ производительности вычислительных систем студент группы уит-31 факультета этип чередников А. А iconЛабораторная работа №78 Изменение энтропии при фазовом переходе первого рода студент группы ит-72 Уксусов Кирилл
Определить температуру плавления и кристаллизации олова. Вычислить изменение энтропии при этих процессах
Разместите кнопку на своём сайте:
ru.convdocs.org


База данных защищена авторским правом ©ru.convdocs.org 2016
обратиться к администрации
ru.convdocs.org